一种时钟鉴相方法及装置制造方法及图纸

本发明专利技术提供一种时钟鉴相方法及装置，该方法包括：生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿。应用本发明专利技术实施例可以提高鉴相精度。

【技术实现步骤摘要】
一种时钟鉴相方法及装置
本专利技术涉及网络通信
，尤其涉及一种时钟鉴相方法及装置。
技术介绍
时钟鉴相主要是鉴别两个同源同频时钟的相位关系，该技术在各个领域中有广泛的应用。通信网中，很多业务都依赖于全网的时间同步，特别是目前网络正在向5G演化，承载网需要具备大带宽、低延时、高精度时间同步、以及灵活组网等功能。其中超高精度时间同步要求单设备节点的同步精度在5ns以内。在1588时间同步协议的处理过程中，需要记录发送和接收的PTP(PrecisionTimeProtocol，高精度时间同步协议)事件报文时间戳，然而发送报文时间戳是在发送钟时钟域内记录，接收报文时间戳在接收钟时钟域内记录，设备内部的时间又是在TSU(TimeStampUnit，时间戳单元)时钟域内产生，这些时钟域同频但是相位不同，直接跨时钟域记录时间至少会产生一个时钟周期的误差。为了实现超高精度的同步误差，需要对发送时钟和接收时钟与基准时钟进行鉴相，找出这些时钟之间的相位差，将相位差补偿到最终记录的时间戳值内，以此提高同步时间同步精度。目前，实现时钟鉴相的方案是将FPGA(Field－ProgrammableGateArray，现场可编程门阵列)内部的时钟通过管脚输出到外部给专用的时钟芯片进行鉴相，该实现方案需要一颗专用的鉴相芯片，具有一定的硬件成本，增加PCB(PrintedCircuitBoard，印刷电路板)布局布线的难度；此外，时钟从FPGA管脚输出，存在一定的抖动偏差，同时经过外部PCB走线，再到鉴相芯片，难以实现更高的精度。
技术实现思路
本专利技术提供一种时钟鉴相方法及装置，以解决现有技术中时钟鉴相需要使用专用鉴相芯片的问题。根据本专利技术实施例的第一方面，提供一种时钟鉴相方法，应用于FPGA，所述方法包括：根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录所述目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，记录调整后的目标输出时钟和所述目标输出时钟的第二偏差值；若对齐，则根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。根据本专利技术实施例的第二方面，提供一种时钟鉴相装置，应用于FPGA，所述装置包括：鉴相时钟生成模块、初步相位判定模块、时钟多路复用器、精细相位判定模块以及鉴相控制模块；其中：所述鉴相时钟生成模块，用于根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；所述初步相位判定模块，用于从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并将所述目标输出时钟与所述基准时钟的第一相位偏差值输出给所述鉴相控制模块；所述时钟多路复用器，用于根据所述初步相位判定模块的确定结果从所述多路输出时钟中确定所述目标输出时钟，并输出给精细相位判定模块；所述精细相位判定模块，用于在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，并调整后的目标输出时钟和目标输出时钟的第二偏差值输出给所述鉴相控制模块；所述鉴相控制模块，用于当所述目标输出时钟与所述基准时钟对齐时，根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。应用本专利技术实施例，通过根据输入的待鉴相时钟，生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿，避免了专用鉴相芯片的部署，降低了PCB布局布线的难度，减少了鉴相时的干扰源，提高了鉴相精度。附图说明图1是本专利技术实施例提供的一种时钟鉴相方法的流程示意图；图2是本专利技术实施例提供的一种具体应用场景的架构示意图；图3A是本专利技术实施例提供的一种初步鉴相过程中的采样示意图；图3B是本专利技术实施例提供的一种精细鉴相过程中的采样示意图；图4是本专利技术实施例提供的一种时钟鉴相装置的结构示意图。具体实施方式为了使本
的人员更好地理解本专利技术实施例中的技术方案，并使本专利技术实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术实施例中技术方案作进一步详细的说明。请参见图1，为本专利技术实施例提供的一种时钟鉴相方法的流程示意图，其中，该时钟鉴相方法可以应用于FPGA，如图1所示，该时钟鉴相方法可以包括以下步骤：步骤101、根据输入的待鉴相时钟，生成多路输出时钟；其中，该多路输出时钟与待鉴相时钟同频，且每一路的输出时钟与待鉴相时钟的相位的偏差值不同。本专利技术实施例中，待鉴相时钟为各链路侧产生的发送时钟、接收时钟经过选择器选择出的一路时钟。本专利技术实施例中，为了提高时钟鉴相的速度和精度，可以采用先进行初步鉴相，然后基于初步鉴相结果进行精细鉴相的方式实现。在初步鉴相过程中，FPGA可以根据输入的待鉴相时钟，生成多路输出时钟。其中，该多路输出时钟与待鉴相时钟同频，且每一路的输出时钟的相位与待鉴相时钟的相位的偏差值不同。在一个示例中，上述根据输入的待鉴相时钟，生成多路输出时钟，可以包括：根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T为待鉴相时钟的时钟周期，N为正整数。举例来说，假设根据输入的待鉴相时钟，生成4路输出时钟，则可以对整个相位区间进行4等分。由于一个时钟周期的相位值为360°，则每一个输出时钟的相位与下一输出时钟的相位的偏差值为90°，即该多路输出时钟可以包括相位与待鉴相时钟相位相同、与待鉴相时钟相位相差90°、与待鉴相时钟相位相差180°以及与待鉴相时钟相位相差270°的4路输出时钟。步骤102、从该多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和待鉴相时间的第一偏差值。本专利技术实施例中，FPG本文档来自技高网...

【技术保护点】
1.一种时钟鉴相方法，应用于现场可编程门阵列FPGA，其特征在于，所述方法包括：/n根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；/n从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录所述目标输出时钟和所述待鉴相时钟的第一偏差值；/n在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；/n若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，记录调整后的目标输出时钟和所述目标输出时钟的第二偏差值；/n若对齐，则根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。/n

【技术特征摘要】
1.一种时钟鉴相方法，应用于现场可编程门阵列FPGA，其特征在于，所述方法包括：
根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；
从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录所述目标输出时钟和所述待鉴相时钟的第一偏差值；
在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；
若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，记录调整后的目标输出时钟和所述目标输出时钟的第二偏差值；
若对齐，则根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。


2.根据权利要求1所述的方法，其特征在于，所述在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，包括：
在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据；
在所述基准时钟的第二个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第二数据。


3.根据权利要求2所述的方法，其特征在于，所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，包括：
重复对所述目标输出时钟进行采样，并根据所述第一数据和所述第二数据是否相同，确定是否对计数器进行累加；其中，若所述第一数据和第二数据不同，则对计数器进行累加；否则，不对计数器进行累加；
当计数器到达预设值时，确定所述目标输出时钟与所述基准时钟对齐；
当采样次数达到预设最大次数，且计数器未达到预设值时，确定所述目标输出时钟与所述基准时钟未对齐。


4.根据权利要求2所述的方法，其特征在于，所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，包括：
将所述第一数据和所述第二数据进行组合，获取采样结果；
根据所述采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据；其中，不同的采样结果的权重值不同；
根据所述统计数据的数值确定所述目标输出时钟与所述基准时钟是否对齐，以及在所述目标输出时钟与所述基准时钟未对齐时，对所述目标输出时钟进行调整时的调整方向。


5.根据权利要求2所述的方法，其特征在于，在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据之后，还包括：
在所述基准时钟的第一个时钟周期的第二边沿，对所述目标输出时钟进行采样，得到第三数据；
所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，还包括：
当所述第一数据的值、所述第二数据的值与所述第三数据的值相同时，对所述目标输出时钟向前或向后调整后重新采样，若得到的第一数据的值、第二数据的值与第三数据的值仍相同，则确定所述目标输出时钟故障。


6.根据权利要求1所述的方法，其特征在于，所述从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，包括：
根据基准时钟分别对所述多路输出时钟进行采样并组合为时钟组数据；
根据预设的映射关系和时钟组数据，从所述多路输出时钟中选择一路输出时钟作为与基准时钟的相位的偏差值最小的目标输出时钟。


7.根据权利要求1所述的方法，其特征在于，所述根据输入的待鉴相时钟，生成多路输出时钟，包括：
根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T为待鉴相时钟的时钟周期，N为正整数。


8.一种时钟鉴相装置，应用...

【专利技术属性】
技术研发人员：林贝贝，林晖，方春飞，徐俊杰，彭永丰，
申请(专利权)人：新华三技术有限公司，
类型：发明
国别省市：浙江;33