【技术实现步骤摘要】
正交化的边沿式高阻型鉴相器组环锁相环
[0001]本专利技术涉及到一种由专利申请号:2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号:2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个边沿式高阻型鉴相器组环锁相环,形成二个锁相环输入信号在锁定时有着正交关系结构电路的设计方法,本专利技术所涉及的二个鉴相器输入输出信号关系严格依循于二个专利申请件中规定的工作关系。本设计的电路更适合应用在集成化电路设计的锁相环电路中。
技术介绍
[0002]本技术中的边沿式高阻型鉴相器限定于专利申请号:2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号:2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个鉴相器,如果需要对鉴相器输入信号的窄时宽化需求则应从采用专利申请号2019103695255:《适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术》中的相对应技术,应用在本件中鉴相器输入输出信号关系严格依循于二个专利申请件中的规定。VCO采用专利申请号:2015106462988《LF内置化高阻型数字鉴相器IC的设计案》中的VCO基本内核结构电路,锁相环结构电路采用专利申请号:2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的基本内核结构电路。
技术实现思路
[0003]本专利技术的设计思想是通过对VCO的输出作二分频,VCO二分频输出作为锁相环的输出信号与输出信号经过时序调整后的信号作为锁 ...
【技术保护点】
【技术特征摘要】
1.一种使用边沿式高阻型鉴相器,构成一个锁相环的输入输出信号为正交关系结构的电路,其特征在于,包括:1) 采用的鉴相器为专利申请号:2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》的鉴相器,或者专利申请号:2019107091998《异质型触发器配组的高阻型数字鉴相器》中鉴相器选取其中一个,其中有有效上升边沿信号时鉴相器为“H”态输出的输入信号限定接入来自VCO的信号,鉴相器另一输入信号为锁相环外部输入信号;2) 从鉴相器输出到VCO控端输入间的电路采用专利申请号:2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的电路基本内核结构的电路,包括:a. 鉴相器输出接入到一个电阻1,该电阻的另一端接入到一个串联型R,C,构成一个无源比例积分积分LF,其中电阻1的阻值四倍以上于串联型R,C中的电阻;b.
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该电阻的另一端”接入到一个窗口比较器的输入端,例如二个运算放大器的各一个“+”端或
“-”
端接后作为窗口比较器的输入端,供电电源Vcc接入到一个电阻一端,电阻的另一端与另一电阻一端短接后接入到运算放大器剩余一个
“-”
端,另一电阻另一端与再有一个电阻一端短接后接入到运算放大器剩余一个“+”端,再有一个电阻另一端接入到接地端;二个运算放大器输出接入到一个与非门,该与非门输出一个高阻电位OK=“L”有效的控制信号;c.
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该电阻的另一端”接入一个电阻,电阻的另一端接入到一个运算放大器的
“-”
端,运算放大器
“-”
端与输出端间接入另一个电阻,运算放大器的“+”端接入一个数模转换器DAC的输出,运算放大器的输出端作为VCO的控端;d. 高阻电位OK=“L”有效的控制信号接入到一个OK数字乘法器的一个输入端,OK数字乘法器的另一个输入端接入到鉴相器内部INH有效即INH=“H”态的信号、或者如果INH负相有效即INH=“L”态的信号则先接入到一个反相器...
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