一种低锁定误差延迟链锁相环制造技术

本发明专利技术实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完全匹配所引起的相位误差，因此本发明专利技术的低锁定误差延迟链锁相环的显著优点是具有低锁定相位误差。定相位误差。定相位误差。

【技术实现步骤摘要】
一种低锁定误差延迟链锁相环


[0001]本专利技术属于激光雷达光信号接收机系统
，涉及一种低锁定误差延迟链锁相环。

技术介绍

[0002]激光雷达测距是一种常用的测距技术，其工作原理是：激光发射器发出激光照射在被探测的目标物体上时，目标物反射回的激光回波，激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化器得出脉冲的飞行时间信息，因此对时间数字转换器的精度和检测稳定性具有极高要求。时间数字转换器中往往需要高频率相位分布均匀的多相时钟，延迟链锁相环内部反馈环路可使内部产生时钟继承参考时钟的优良特性，且对工艺、电压和温度等环境影响的抗干扰性强，可以满足激光雷达测距系统的高分辨率、高精度要求。
[0003]传统的延迟链锁相环如图1所示，由单个鉴相器、电荷泵、环路滤波器以及压控延迟链构成。参考图2所示的传统鉴相器和电荷泵信号传输示意图，锁相环的两个输入时钟信号通过鉴相器后来控制电荷泵内部的PMOS管和NMOS管的开关来形成充放电电流，参考图3所示的MOS管开关速度不同导致充放电电流不匹配示意图，第一时钟信号通过鉴相器后形成充电信号控制PMOS管的开关，第N时钟信号通过鉴相器后形成放电信号控制NMOS管的开关，由于NMOS和PMOS管的开关特性存在差异，充放电电流的总电荷量虽然相同，但是充放电流的在开关状态时无法完全匹配而存在一定的相位差，进而会在锁相环锁定后引入锁定相位误差。进而影响输出多相时钟的相位均匀性，降低了时间数字转换器的转换精度，最终会导致距离探测的误差增大，这会使得激光雷达测距系统的检测精度降低。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种低锁定误差延迟链锁相环。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]本专利技术实施例提供的一种低锁定误差延迟链锁相环，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器以及压控延迟链，自调节鉴相器、差分电荷泵、第一环路滤波器依次连接形成第一锁相环路，自调节鉴相器、差分电荷泵、第二环路滤波器、钳位放大器、第三环路滤波器、压控延迟链依次连接形成第二锁相环路，第一环路滤波器的输出与钳位放大器的输入相连，压控延迟链输出的第一时钟信号以及第N时钟信号输入自调节鉴相器，自调节鉴相器内部产生参考时钟信号，然后将参考时钟信号转化为放电信号输出，钳位放大器控制第一锁相环路的第一调节电压以及第二锁相环路的第二调节电压，使得第一调节电压与第二调节电压的差值在预定范围内，自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过第一锁相环路以及第二锁相环路向参考时钟信号锁定。
[0006]可选的，自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，第一固定延迟单元输入第一时钟信号，第一固定延迟单元的输出连接第一触发器的输入，第一触发器的输出连接逻辑与门的输入，可变延迟单元的输入第N时钟信号，可变延迟单元的输出连接第二触发器，第二触发器的输出连接逻辑与门的输入，第二固定延迟单元输入第N时钟信号，第二固定延迟单元的输出连接第三触发器的输入，第三触发器的输出连接逻辑与门的输入，逻辑与门的输出分别连接第一触发器的复位端、第二触发器的复位端以及第三触发器的复位端，第一触发器输出第一充电信号，第二触发器输出放电信号DN，第三触发器输出第二充电信号，逻辑与门输出复位信号。
[0007]可选的，第一环路滤波器、第二环路滤波器以及第三环路滤波器包括：电阻R、第一电容C1以及第二电容C2，电阻R的一端与第一电容C1的一端相连，电阻R的另一端与第二电容C2的一端相连，第二电容C2的另一端与第一电容C1的另一端相连，第一环路滤波器中的电阻R的一端以及第二环路滤波器中的电阻R的一端输入差分电荷泵的输出信号，第一环路滤波器中的第一电容C1的一端输出第一调节电压给钳位放大器以及自调节鉴相器，第二环路滤波器中的第一电容C1的一端输出第二调节电压给钳位放大器以及自调节鉴相器，第三环路滤波器中的电阻R的一端输入钳位放大器的输出信号，第三环路滤波器中的第一电容C1的一端输出控制电压给压控延迟链。
[0008]可选的，压控延迟链包括：N个延迟单元，N个延迟单元依次连接，每个延迟单元的控制端输入第三环路滤波器输出的控制电压，第一个延迟单元输入端接入输入时钟，第n个延迟单元输出第n个时钟信号，n从1至N。
[0009]可选的，差分电荷泵包括：第一PMOS管M1、第一NMOS管M2、第三电容C3、第二PMOS管M3、第二NMOS管M4以及第四电容C4，第一PMOS管的栅极接入自调节鉴相器输出的第一充电信号，第一PMOS管M1的漏极分别连接第一NMOS管M2的漏极以及第三电容C3的一端，第一NMOS管M2的漏极连接第三电容C3的另一端，第二PMOS管M3的栅极接入自调节鉴相器输出的第二充电信号，第二PMOS管M3的漏极分别连接第二NMOS管M4的漏极以及第四电容C4的一端，第二NMOS管M4的漏极连接第四电容C4的另一端，第一NMOS管M2的栅极以及第二NMOS管M4的栅极接入自调节鉴相器输出的放电信号，第一PMOS管的源极以及第二PMOS管M3的源极连接电源电压。
[0010]可选的，钳位放大器包括：第三NMOS管M5、第四NMOS管M6、第五NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五PMOS管M10以及电流源，第三NMOS管M5的栅极与第五PMOS管M10栅极相连，第三NMOS管M5漏极分别与第四NMOS管M6的源极、第五NMOS管M7的源极相连，第四NMOS管M6的栅极接入第一调节电压VCTR_A，第四NMOS管M6的漏极分别与第三PMOS管M8的栅极、第四PMOS管M9的栅极相连，第五NMOS管M7的栅极接入第二调节电压VCTR_B，第五NMOS管M7的漏极分别连接第四PMOS管M9的漏极和第三环路滤波器的输入极，第四PMOS管M9的栅极与第三PMOS管M8的栅极相连，第五PMOS管M10的漏极分别接入直流电流源的一端和第五PMOS管M10的栅极，第三PMOS管M8的源极、第四PMOS管M9的源极与直流电流源的另一端相连，并且接入电源电压，第三NMOS管M5的源极与第五PMOS管M10的源极相连，并连接电源地。
[0011]本专利技术实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考
时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低锁定误差延迟链锁相环，其特征在于，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器以及压控延迟链，所述自调节鉴相器、所述差分电荷泵、所述第一环路滤波器依次连接形成第一锁相环路，所述自调节鉴相器、所述差分电荷泵、所述第二环路滤波器、所述钳位放大器、所述第三环路滤波器、所述压控延迟链依次连接形成第二锁相环路，所述第一环路滤波器的输出与所述钳位放大器的输入相连，所述压控延迟链输出的第一时钟信号以及第N时钟信号输入所述自调节鉴相器，所述自调节鉴相器内部产生参考时钟信号，然后将所述参考时钟信号转化为放电信号输出，所述钳位放大器控制所述第一锁相环路的第一调节电压以及所述第二锁相环路的第二调节电压，使得所述第一调节电压与所述第二调节电压的差值在预定范围内，所述自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过所述第一锁相环路以及第二锁相环路向所述参考时钟信号锁定。2.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，所述第一固定延迟单元输入第一时钟信号，所述第一固定延迟单元的输出连接所述第一触发器的输入，所述第一触发器的输出连接所述逻辑与门的输入，所述可变延迟单元的输入第N时钟信号，所述可变延迟单元的输出连接所述第二触发器，所述第二触发器的输出连接所述逻辑与门的输入，所述第二固定延迟单元输入所述第N时钟信号，所述第二固定延迟单元的输出连接所述第三触发器的输入，所述第三触发器的输出连接所述逻辑与门的输入，所述逻辑与门的输出分别连接所述第一触发器的复位端、所述第二触发器的复位端以及所述第三触发器的复位端，所述第一触发器输出第一充电信号，所述第二触发器输出放电信号(DN)，所述第三触发器输出第二充电信号，所述逻辑与门输出复位信号。3.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述第一环路滤波器、第二环路滤波器以及第三环路滤波器包括：电阻(R)、第一电容(C1)以及第二电容(C2)，所述电阻(R)的一端与所述第一电容(C1)的一端相连，所述电阻(R)的另一端与所述第二电容(C2)的一端相连，所述第二电容(C2)的另一端与所述第一电容(C1)的另一端相连，所述第一环路滤波器中的电阻(R)的一端以及所述第二环路滤波器中的电阻(R)的一端输入所述差分电荷泵的输出信号，所述第一环路滤波器中的第一电容(C1)的一端输出第一调节电压给所述钳位放大器以及所述自调节鉴相器，所述第二环路滤波器中的第一电容(C1)的一端输出第二调节电压给所述钳位放大器以及所述自调节鉴相器，所述第三环路滤波器中的电阻(R)的一端输入钳位放大器的输出信号，所述...

【专利技术属性】
技术研发人员：马瑞，陈义豪，张玮，朱樟明，
申请(专利权)人：宁波芯辉科技有限公司，
类型：发明
国别省市：