具有改善的编程可靠性的半导体器件制造技术

本发明专利技术可以提供一种半导体存储器件来改善在半导体存储器件的编程操作中易受编程干扰现象影响的存储单元的编程可靠性。在本发明专利技术的一个方面，提供了一种半导体存储器件，包括：存储串，包括第一单元部分和第二单元部分，第一单元部分和第二单元部分每个都包括多个存储单元，第二单元部分设置在第一单元部分之上；以及控制逻辑，配置成在编程操作中控制外围电路，使得位于第一单元部分的顶部的至少两个存储单元中的每个和位于第二单元部分的底部的至少两个存储单元中的每个被编程为相比于第一单元部分和第二单元部分中的其余存储单元而具有较小的数据比特位。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年10月6日提交的申请号为10-2015-0140604的韩国专利申请的优先权，其全部内容通过引用其整体合并于此。
本专利技术的实施例涉及一种电子设备，且尤其涉及一种半导体存储器及其操作方法。
技术介绍
可以利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、或磷化铟(InP)等的半导体来实现半导体存储器件。半导体存储器件可以分为易失性存储器件和非易失性存储器件。在易失性存储器件中，断电会导致其中储存的数据的删除。易失性存储器件可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)等。在非易失性存储器件中，尽管断电，仍能保留其中储存的数据。非易失性存储器件可以包括ROM(只读取存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除且可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)等。快闪存储器件可以分为NOR架构和NAND架构。
技术实现思路
在本专利技术的一个方面，提供了一种半导体存储器件，半导体存储器件包括存储串，存储串包括第一单元部分和第二单元部分，第一单元部分和第二单元部分每个都包括多个存储单元，第二单元部分设置在第一单元部分之上。半导体存储器件还包括外围电路，外围电路配置成在编程操作中对多个存储单元编程。半导体存储器件还包括控制逻辑，控制逻辑配置成在编程操作中控制外围电路，使得位于第一单元部分的顶部的至少两个存储单元中的每个和位于第二单元部分的底部的至少两个存储单元中的每个被编程为相比于第一单元部分和第二单元部分中的其余存储单元而具有较小的数据比特位。在本专利技术的一个方面，提供了一种半导体存储器件，半导体存储器件包括存储串，存储串包括一串位于源极线与位线之间的多个存储单元，所述存储串包括具有垂直变化的宽度的垂直沟道。半导体存储器件还包括外围电路，外围电路配置成在编程操作中对所述多个存储单元编程。半导体存储器件还包括控制逻辑，控制逻辑配置成在编程操作中控制外围电路，使得具有较小沟道宽度的存储单元被编程为相比于其余存储单元而具有较小的数据比特位。在本专利技术的一个方面，提供了一种操作半导体存储器件的方法，包括：提供包括第一单元部分和第二单元部分的存储串，第一单元部分和第二单元部分每个都包括多个存储单元，第二单元部分设置在第一单元部分之上。所述方法还包括：对所述多个存储单元编程，使得位于第一单元部分与第二单元部分之间的边界处的存储单元被编程为相比于第一单元部分和第二单元部分中的其余存储单元而具有较小的数据比特位。在本专利技术的一个方面，提供了一种操作半导体存储器件的方法，包括：提供存储串，所述存储串包括一串位于源极线与位线之间的多个存储单元，所述存储串包括具有垂直变化的宽度的垂直沟道。所述方法还包括：对所述多个存储单元编程，使得具有相对较小沟道宽度的存储单元被编程为相比于其余存储单元而具有较小的数据比特位。附图说明图1示出根据本专利技术的一个实施例的半导体存储器件的框图。图2示出图1的存储单元阵列的一个实施例的框图。图3示出根据本专利技术的一个实施例的存储块中所包括的存储串的截面图。图4示出图3的存储串的示意电路。图5示出显示了基于编程模式的阈值电压分布的图。图6示出根据本专利技术的一个实施例的存储块中所包括的存储串的截面图。图7示出图6的存储串的示意电路。图8示出根据本专利技术的一个实施例的存储块中所包括的存储串的截面图。图9示出图8中的存储串的示意电路。图10示出根据本专利技术的一个实施例的存储块中所包括的存储串的截面图。图11示出图10中的存储串的示意电路。图12示出包括图1的半导体存储器件的存储系统的框图。图13示出图12的存储系统的一个应用的框图。图14示出包括图13的存储系统的计算系统的框图。具体实施方式各个实施例的实例在附图中示出且在下面进一步描述。将会理解，这里的描述并非意图将权利要求限制为描述的具体实施例。相反地，它意图覆盖可包括在所附权利要求所限定的本专利技术的精神和范围之内的替换、修改和等同物。本专利技术可以提供半导体存储器件来改善在半导体存储器件的编程操作中易受编程干扰现象影响的存储单元的编程可靠性。在本专利技术中，在半导体存储器件的编程操作中易受编程干扰现象影响的存储单元可以被编程具有比其余存储单元小的数据比特位，以改善半导体器件的编程操作的可靠性。将参照附图更详细描述本专利技术的示例性实施例。然而，本专利技术可以采用各种不同形式来实施，且不应理解为仅限于本文说明的实施例。确切地说，提供这些实施例作为例子，使得本公开将充分且完整，且向本领域技术人员完全传达本公开的方面和特征。将会理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用来描述各种元件、部件、区域、层和/或部，但是这些元件、部件、区域、层和/或部不应受这些术语的限制。这些术语用来将一个元件、部件、区域、层和/或部与另一个元件、部件、区域、层和/或部区分开来。因此，下文描述的第一元件、部件、区域、层或部可以叫做第二元件、部件、区域、层或部而不脱离本公开的精神和范围。将会理解，当提及一个元件或层“连接到”或“耦接到”另一个元件或层时，它可以直接连接或直接耦接到另一个元件或层，或者可以存在一个或更多个中间元件或层。此外，还将理解，当提及元件或层在两个元件或层“之间”时，它可以是这两个元件或层之间的唯一元件或层，或者还可以存在一个或更多个中间元件或层。本文所用的术语仅仅是出于描述特定的实施例而并非意图限制本公开。如本文所用的，单数形式“一”和“一个”也意图包括复数形式，除非上下文另外明确指示。还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”、“包含有”时，表示存在所列的特征、整数、操作、元件和/或部件，但不排除存在或增加其它特征、整数、操作、元件、部件和/或组。如本文所用的，术语“和/或”包括相关联的所列项目中的一个或更多个的任何组合和所有组合。诸如“中的至少一个”的表达在元件清单之前时可以修改整个元件列表，而不可以修改列表中的个体元件。为了方便解释，本文会使用空间相关的术语诸如“在…之下”、“在…下面”、“下”、“在…下方”、“在…之上”、“上”等来描述附图中所示的一个元件或特征与另一元件或特征的关系。将会理解，除了图中描绘的方比特位之外，空间相关的术语意图包括使用中或操作中的器件的不同方比特位。例如，如果图中的器件翻转过来，则描述成处在其它元件或特征“下面”或“之下”或“下方”的元件将会在其它元件或特征“之上”。因此，示例性术语“在…下面”和“在…下方”即能包括上方的方比特位又能包括下方的方比特位。器件可以另外地定比特位，例如旋转90度或其它方比特位。此外，本文使用的空间相关的描述符号应相应地理解。除非另外定义，本文所用的包括技术和科学术语的所有术语具有本专利技术概念所属领域的普通技术人员通常理解的相同意义。还将理解，诸如在通用词典中定义的那些术语的术语，应理解为具有与相关技术背景下的意义相一致的意义，且除非在本文中另外明确定义，不应解释为具理想主义或过于形式主义的意义。在下列描述中，列出许多具体细节以便提供本专利技术的透彻理解。本专利技术可本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储串，包括第一单元部分和第二单元部分，第一单元部分和第二单元部分每个都包括多个存储单元，第二单元部分设置在第一单元部分之上；外围电路，配置成在编程操作中对所述多个存储单元编程；以及控制逻辑，配置成：在编程操作中控制外围电路，使得位于第一单元部分的顶部的至少两个存储单元中的每个和位于第二单元部分的底部的至少两个存储单元中的每个被编程为相比于第一单元部分和第二单元部分中的其余存储单元而具有较小的数据比特位。

【技术特征摘要】
2015.10.06 KR 10-2015-01406041.一种半导体存储器件，包括：存储串，包括第一单元部分和第二单元部分，第一单元部分和第二单元部分每个都包括多个存储单元，第二单元部分设置在第一单元部分之上；外围电路，配置成在编程操作中对所述多个存储单元编程；以及控制逻辑，配置成：在编程操作中控制外围电路，使得位于第一单元部分的顶部的至少两个存储单元中的每个和位于第二单元部分的底部的至少两个存储单元中的每个被编程为相比于第一单元部分和第二单元部分中的其余存储单元而具有较小的数据比特位。2.根据权利要求1所述的半导体存储器件，其中，所述其余存储单元中的每个被编程为具有至少3个比特位。3.根据权利要求1所述的半导体存储器件，其中，位于第一单元部分的顶部的所述至少两个存储单元的比特位的总和等于单个其余存储单元的比特位，其中位于第二单元部分的底部的所述至少两个存储单元的比特位的总和等于单个其余存储单元的比特位。4.根据权利要求1所述的半导体存储器件，其中，第一单元部分的顶部的沟道宽度小于第二单元部分的底部的沟道宽度。5.根据权利要求1所述的半导体存储器件，其中，第一单元部分具有U形沟道结构，且第二单元部分具有分别设置在U形沟道结构的两个垂直部分之上的两个垂直沟道。6.根据权利要求1所述的半导体存储器件，其中，位于第一单元部分的顶部的所述至少两个存储单元被编程为具有相等或不同的数据比特位数。7.根据权利要求1所述的半导体存储器件，其中，位于第二单元部分的底部的所述至少两个存储单元被编程为具有相等或不同的数据比特位数。8.一种半导体存储器件，包括：存储串，包括一串位于源极线与位线之间的多个存储单元，所述存储串包括具有垂直变化的宽度的垂直沟道；外围电路，配置成在编程操作中对所述多个存储单元编程；以及控制逻辑，配置成：在编程操作中控制外围电路，使得具有相对较小沟道宽度的存
\t储单元被编程为相比于其余存储单元而具有较小的数据比特位。9.根据权利要求8所述的半导体存储器件，其中，存储...

【专利技术属性】
技术研发人员：安正烈，徐智贤，郑圣蓉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR