半导体器件、布局设计和用于制造半导体器件的方法技术

一种半导体器件包括第一互连结构。第一互连结构包括第一互连部分、第二互连部分和第三互连部分。第一互连部分具有宽度和长度。第二互连部分的宽度小于第一互连部分的长度。第二互连部分连接至第一互连部分。第三互连部分的宽度小于第二互连部分的宽度。第三互连部分连接至第二互连部分。本发明专利技术涉及半导体器件、布局设计和用于制造半导体器件的方法。

Semiconductor device, layout design and method for manufacturing semiconductor device

A semiconductor device includes a first interconnect structure. The first interconnect structure includes a first interconnect portion, a second interconnect portion, and a third interconnect portion. The first interconnect portion has a width and length. The width of the second interconnection portion is less than the length of the first interconnect portion. The second interconnection part is connected to the first interconnection part. The width of the third interconnect portion is less than the width of the second interconnect portion. The third interconnect portion is connected to the second interconnect portion. The invention relates to a semiconductor device, a layout design and a method for manufacturing a semiconductor device.

【技术实现步骤摘要】

本专利技术涉及半导体器件、布局设计和用于制造半导体器件的方法。
技术介绍
微型化集成电路(IC)中的最新趋势已经产生消耗更少的功率但以更高的速度提供更多的功能的更小的器件。然而，微型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。为了实现一个或多个这些优势，研究IC设计和/或制造中的各种开发。应力迁移(SM)是在集成电路金属化中发生的源于晶界之间的空隙的形成的故障机理。随着IC的尺寸进一步减小，发现互连结构中的新SM故障模式影响IC性能和/或可靠性。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括：第一互连结构，包括：第一互连部分，具有宽度和长度；第二互连部分，所述第二互连部分的宽度小于所述第一互连部分的长度，其中，所述第二互连部分连接至所述第一互连部分；以及第三互连部分，所述第三互连部分的宽度小于所述第二互连部分的宽度，其中，所述第三互连部分连接至所述第二互连部分。在上述半导体器件中，所述第一互连部分的宽度至少大于所述第一互连部分的最小设计宽度的6倍；以及其中，所述第二互连部分的宽度至少大于所述第一互连部分的最小设计宽度的1.5倍。在上述半导体器件中，所述第二互连部分的长度至少大于所述第一互连部分的宽度的三分之一。在上述半导体器件中，还包括：第一结构；以及第二结构，其中，所述第一结构与所述第二结构不重叠，并且其中，所述第一互连结构位于所述第一结构和所述第二结构上方并且连接至所述第一结构或所述第二结构。在上述半导体器件中，还包括：连接至所述第一互连结构的第二互连结构。在上述半导体器件中，所述第一互连结构和所述第二互连结构位于同一互连层上。在上述半导体器件中，所述第二互连结构包括：第四互连部分，具有长度；以及第五互连部分，具有宽度，其中，所述第五互连部分连接至所述第三互连部分和所述第四互连部分，其中，所述第五互连部分的宽度小于所述第四互连部分的长度。在上述半导体器件中，所述第一互连结构和所述第二互连结构位于不同的互连层上，并且所述第一互连结构通过至少一个通孔连接至所述第二互连结构。在上述半导体器件中，所述第一互连部分、所述第二互连部分和所述第三互连部分布置成L形、T形或梳形。根据本专利技术的另一方面，还提供了一种集成电路设计系统，包括：非暂时性存储介质，所述非暂时性存储介质配置为存储半导体器件的布局设计和指令集，所述布局设计包括：第一互连结构布局图案，与形成所述半导体器件的第一互连结构相关，其中，所述第一互连结构布局图案包括：第一互连部分布局图案，与形成所述半导体器件的第一互连部分相关，其中，所述第一互连部分布局图案具有宽度和长度；第二互连部分布局图案，与形成所述半导体器件的第二互连部分相关，其中，所述第二互连部分布局图案的宽度小于所述第一互连部分布局图案的长度，并且其中，所述第二互连部分布局图案连接至所述第一互连部分布局图案；以及第三互连部分布局图案，与形成所述半导体器件的第三互连部分相关，其中，所述第三互连部分布局图案的宽度小于所述第二互连部分布局图案的宽度，其中，所述第三互连部分布局图案连接至所述第二互连部分布局图案；其中，所述指令集是用于基于原始电路设计和所述半导体器件的所述布局设计来生成集成电路布局；以及硬件处理器，与所述非暂时性存储介质通信连接并且配置为执行所述指令集。在上述集成电路设计系统中，所述指令集用于生成所述第一互连部分布局图案的宽度，所述第一互连部分布局图案的宽度至少大于所述第一互连部分布局图案的最小设计宽度的6倍；以及其中，所述指令集用于生成所述第二互连部分布局图案的宽度，所述第二互连部分布局图案的宽度至少大于所述第一互连部分布局图案的所述最小设计宽度的1.5倍。在上述集成电路设计系统中，所述指令集用于生成所述第二互连部分布局图案，所述第二互连部分布局图案的长度至少大于所述第一互连部分布局图案的宽度的三分之一。在上述集成电路设计系统中，所述布局设计还包括：与形成所述半导体器件的第二互连结构相关的第二互连结构布局图案，其中，所述第二互连结构布局图案连接至所述第一互连结构。在上述集成电路设计系统中，所述指令集用于生成所述第二互连结构布局图案，所述第二互连结构布局图案包括：第四互连部分布局图案，与形成所述半导体器件的第四互连部分相关，其中，所述第四互连部分布局图案具有长度，以及第五互连部分布局图案，与形成所述半导体器件的第五互连部分相关，其中，所述第五互连部分布局图案具有宽度，其中，所述第五互连部分布局图案连接至所述第三互连部分布局图案和所述第四互连部分布局图案，其中，所述第五互连部分布局图案的宽度小于所述第四互连部分布局图案的长度。在上述集成电路设计系统中，所述指令集用于生成位于不同的互连层上的所述第一互连结构布局图案和所述第二互连结构布局图案，并且其中，所述指令集用于生成通过至少一个通孔布局图案连接至所述第二互连结构布局图案的所述第一互连结构布局图案。在上述集成电路设计系统中，所述指令集用于生成布置成L形、T形或梳形的所述第一互连结构布局图案、所述第二互连结构布局图案和所述第三互连结构布局图案。根据本专利技术的又一方面，还提供了一种制造半导体器件的方法，包括：在绝缘层中形成第一开口，其中，所述第一开口具有宽度和长度；在所述绝缘层中形成第二开口，其中，所述第二开口的宽度小于所述第一开口的长度，并且所述第二开口连接至所述第一开口；在所述绝缘层中形成第三开口，其中，所述第三开口的宽度小于所述第二开口的宽度，并且所述第三开口连接至所述第二开口；以及用导电材料填充所述第一开口、所述第二开口和所述第三开口。在上述方法中，还包括：在所述绝缘层中形成通孔，其中，所述通孔连接至所述导电材料。在上述方法中，还包括：在另一绝缘层中形成通孔，其中，所述通孔连接至所述导电材料。在上述方法中，还包括：平坦化所述导电材料的顶面，其中，所述导电材料的所述顶面与所述绝缘层的顶面共面。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一个或多个实施例的半导体器件的顶视图。图2是根据一个或多个实施例的半导体器件的布局图的部分。图3是根据一个或多个实施例的半导体器件的布局图的部分。图4是根据一个或多个实施例的半导体器件的布局图的部分。图5是根据一个或多个实施例的半导体器件的布局图的部分。图6是根据一个或多个实施例的布局生成器的框图。图7是根据一个或多个实施例的生成布局设计的方法的流程图。图8是根据一个或多个实施例的制造半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一互连结构，包括：第一互连部分，具有宽度和长度；第二互连部分，所述第二互连部分的宽度小于所述第一互连部分的长度，其中，所述第二互连部分连接至所述第一互连部分；以及第三互连部分，所述第三互连部分的宽度小于所述第二互连部分的宽度，其中，所述第三互连部分连接至所述第二互连部分。

【技术特征摘要】
2015.02.12 US 14/621,0671.一种半导体器件，包括：第一互连结构，包括：第一互连部分，具有宽度和长度；第二互连部分，所述第二互连部分的宽度小于所述第一互连部分的长度，其中，所述第二互连部分连接至所述第一互连部分；以及第三互连部分，所述第三互连部分的宽度小于所述第二互连部分的宽度，其中，所述第三互连部分连接至所述第二互连部分。2.根据权利要求1所述的半导体器件，其中，所述第一互连部分的宽度至少大于所述第一互连部分的最小设计宽度的6倍；以及其中，所述第二互连部分的宽度至少大于所述第一互连部分的最小设计宽度的1.5倍。3.根据权利要求1所述的半导体器件，其中，所述第二互连部分的长度至少大于所述第一互连部分的宽度的三分之一。4.根据权利要求1所述的半导体器件，还包括：第一结构；以及第二结构，其中，所述第一结构与所述第二结构不重叠，并且其中，所述第一互连结构位于所述第一结构和所述第二结构上方并且连接至所述第一结构或所述第二结构。5.根据权利要求1所述的半导体器件，还包括：连接至所述第一互连结构的第二互连结构。6.根据权利要求5所述的半导体器件，其中，所述第一互连结构和所述第二互连结构位于同一互连层上。7.根据权利要求6所述的半导体器件，其中，所述第二互连结构包括：第四互连部分，具有长度；以及第五互连部分，具有宽度，其中，所述第五互连部分连接至所述第三互连部分和所述第四互连部分，其中，所述第五互连部分的宽度小于所述第四互连部分的长度。8.根据权利要求5所述的半导体器件，其中，所述第一互连结构...

【专利技术属性】
技术研发人员：林建宏，张新君，陈秀帆，邱垂青，李永辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71