除错系统与方法技术方案

本发明专利技术揭露了一种除错系统与方法，其包含一嵌入式装置与一终端计算机。嵌入式装置包含储存器单元，且储存器单元包含一第一缓冲区块，嵌入式装置用以执行至少一指令并产生至少一笔即时除错信息，且将即时除错信息写入第一缓冲区块中。终端计算机通过第一介面连接至内电路仿真器，而内电路仿真器通过一第二介面连接至嵌入式装置。终端计算机用以采轮询(polling)方式通过内电路仿真器读取第一缓冲区块内的即时除错信息，并于读取完成后删除第一缓冲区块所储存的即时除错信息。

【技术实现步骤摘要】

本专利技术是有关于一种除错系统与方法，特别是一种有关于嵌入式装置的除错系统与方法。
技术介绍
嵌入式装置具备小型化、轻量化、低功耗和低成本等特性，因此在消费性电子产品等市场十分流行，由于大多数嵌入式装置缺乏键盘、屏幕以及硬盘等元件，因此开发人员在开发嵌入式装置(例如微控制器或芯片等)的内部应用程序过程中，常需将程序运行时产生的除错信息输出显示至具备上述元件的除错端，以方便除错工作的进行。输出除错信息的常见方式有两种，其一是嵌入式装置通过通用非同步接收发送器(universalasynchronousreceiver/transmitter)将除错信息即时传送至开发人员的除错端，然而，由于成本考量，许多开发中的嵌入式装置并不具有通用非同步接收发送器。因此，另外一种输出除错信息的方式乃是通过一般的嵌入式装置输出入接脚，以Semihosting机制将除错信息传送回除错端。Semihosting机制乃是一种软件除错机制，嵌入式装置通过软件中断暂停程序运行，接着除错端会收到中断通知，并取得嵌入式装置中的除错信息，在除错端取得信息后，嵌入式装置才会结束中断恢复运行，此方法虽无需另增通用非同步接收发送器，但每次取得除错信息时程序运行都会受到干扰，降低除错的效率。
技术实现思路
本
技术实现思路
的一态样为一种除错系统，除错系统包含一嵌入式装置与一终端计算机。嵌入式装置包含储存器单元，且储存器单元包含一第一缓冲区块，嵌入式装置用以执行至少一指令并产生至少一笔即时除错信息，且将即时除错信息写入第一缓冲区块中。终端计算机通过第一介面连接至内电路仿真器，而内电路仿真器通过一第二介面连接至嵌入式装置。终端计算机用以采轮询(polling)方式通过内电路仿真器读取第一缓冲区块内的即时除错信息，并于读取完成后删除第一缓冲区块所储存的即时除错信息。于一实施例中，第一介面为通用序列总线(USB)接口。于一实施例中，第二介面为有线测试(JTAG)接口。于一实施例中，储存器单元用以记录第一缓冲区块的起始地址与大小。于一实施例中，嵌入式装置于第一缓冲区块的剩余空间不足以写入至少一笔即时除错信息时，嵌入式装置等待第一缓冲区块清空后再进行写入。于一实施例中，储存器单元更包含第二缓冲区块，终端计算机通过内电路仿真器写入至少一笔远端信息至第二缓冲区块，嵌入式装置以轮询方式读取第二缓冲区块以取得远端信息。本
技术实现思路
的一态样为一种除错方法，除错方法包含下列步骤：通过终端计算机采轮询方式通过内电路仿真器自嵌入式装置读取至少一笔即时除错信息，且嵌入式装置用以将执行至少一指令时所产生的即时除错信息写入嵌入式装置内的第一缓冲区块；在读取即时除错信息后，删除第一缓冲区块所储存的即时除错信息。于一实施例中，除错方法更包含读取储存器单元中所记录的第一缓冲区块的起始地址与大小。于一实施例中，除错方法更包含通过终端计算机通过内电路仿真器写入至少一笔远端信息至嵌入式装置内的一第二缓冲区块，且嵌入式装置以轮询方式读取第二缓冲区块以取得远端信息。本
技术实现思路
提供的除错系统与方法能够降低嵌入式装置的开发成本，在不增加多余硬件介面的前提下，采用嵌入式装置原本具有的接脚进行除错信息的传递，同时嵌入式装置在输出除错信息时，可将除错信息储存于储存器单元中，待终端计算机读取后删除错信息以容纳新的除错信息。如此一来，嵌入式装置无须因输出除错信息而中断运行，在持续执行程序情况下进行除错可大幅缩短除错时间，增进开发效率。另外，嵌入式装置亦包含一第二缓冲区块，供终端计算机储存远端信息，省去设置多余介面的麻烦，近一步降低开发成本。附图说明图1是依照本
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实施例绘示的一种除错系统的方块示意图；以及图2是依照本
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实施例绘示的除错方法的流程图。附图标号：100除错系统110嵌入式装置112处理单元114储存器单元1142第一缓冲区块1144第二缓冲区块120终端计算机122处理单元124储存器单元126显示单元128输出入单元130内电路仿真器140第一介面150第二介面200除错方法S210～S230步骤具体实施方式为了使本
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的叙述更加详尽与完备，可参照所附的图式及以下所述各种实施例，图式中相同的号码代表相同或相似的元件。另一方面，众所周知的元件与步骤并未描述于实施例中，以避免对本
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造成不必要的限制。此外，图式仅以说明为目的，并未依照原尺寸作图。关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本
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，其仅仅是为了区别以相同技术用语描述的元件或操作而已。关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二或多个元件相互操作或动作。图1是依照本
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实施例绘示一种除错系统的方块示意图。除错系统100用于开发嵌入式装置110所执行软件程序，由于嵌入式装置110缺乏键盘、屏幕以及硬盘等元件，且开发时硬件往往也尚未开发完成，因此开发人员需要将嵌入式装置110在程序运行时产生的除错信息输出至具备显示装置的终端计算机120。图1所示的除错系统100包含嵌入式装置110、终端计算机120以及内电路仿真器(in-circuitemulator)130。嵌入式装置110包含处理单元112和储存器单元114，且储存器单元114包含第一缓冲区块1142，嵌入式装置110用以通过处理单元112执行至少一指令，执行指令时产生至少一笔即时除错信息，且将即时除错信息写入储存器单元114内的第一缓冲区块1142中。终端计算机120通过第一介面140连接至内电路仿真器130，而内电路仿真器130通过一第二介面150连接至嵌入式装置110。终端计算机120用以采轮询(polling)方式通过内电路仿真器130读取第一缓冲区块1142内的即时除错信息，并于读取完成后删除第一缓冲区块1142所储存的即时除错信息。即时除错信息例如是程序或指令中所使用变数的数值，或储存器单元114中固定地址所储存的数值，或任何其他对了解程序运行状态有关的信息。于一些实施例中，嵌入式装置110的处理单元112为一ARM架构的中央处理器，储存器单元114为静态随机存取储存器(staticrandomaccessmemory,SRAM)。于另一些实施例中，嵌入式装置110的处理单元112为一MIPS架构的中央处理器，储存器单元114为动态随机存取储存器(dynamicrandomaccessmemory,DRAM)。于其他实施例中，嵌入式装置110的处理单元112可为其他类型处理器，而储存器单元114可为闪存(flashmemory)、或任何其他适用的储存器种类，并不限于本
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所举示例。于一实施例中，终端计算机120为一个人电脑，处理单元122为中央处理器(CPU)，储存器单元124为动态随机存取储存器(DRAM)与硬盘(harddisk)，显示单元126为液晶屏幕(LCD)，输出入单元128为键盘鼠标组。于另一实施例中，终端计算机120为一平板电脑(tablet)，处理单元122为ARM架构处理器或MIPS架构处理器，储存器单元124为动态随机存取储存器(DRAM)、闪存(flashmemory)、SD储存卡以及固态硬本文档来自技高网...

【技术保护点】
一种除错系统，其特征在于，包含：一嵌入式装置，包含一储存器单元，其中该储存器单元包含一第一缓冲区块，该嵌入式装置用以执行至少一指令并产生至少一笔即时除错信息，且将该至少一笔即时除错信息写入该第一缓冲区块中；以及一终端计算机，通过一第一介面连接至一内电路仿真器，用以采轮询方式通过该内电路仿真器读取该第一缓冲区块内的该至少一笔即时除错信息，并于读取完成后删除该第一缓冲区块所储存的该至少一笔即时除错信息，其中该内电路仿真器通过一第二介面连接至该嵌入式装置。

【技术特征摘要】
2015.09.22 TW 1041312941.一种除错系统，其特征在于，包含：一嵌入式装置，包含一储存器单元，其中该储存器单元包含一第一缓冲区块，该嵌入式装置用以执行至少一指令并产生至少一笔即时除错信息，且将该至少一笔即时除错信息写入该第一缓冲区块中；以及一终端计算机，通过一第一介面连接至一内电路仿真器，用以采轮询方式通过该内电路仿真器读取该第一缓冲区块内的该至少一笔即时除错信息，并于读取完成后删除该第一缓冲区块所储存的该至少一笔即时除错信息，其中该内电路仿真器通过一第二介面连接至该嵌入式装置。2.如权利要求1所述的除错系统，其特征在于，该第一介面为通用序列总线接口。3.如权利要求1所述的除错系统，其特征在于，该第二介面为有线测试介面。4.如权利要求1所述的除错系统，其特征在于，该储存器单元系用以记录该第一缓冲区块的起始地址与大小。5.如权利要求1所述的除错系统，其特征在于，当该嵌入式装置于该第一缓冲区块的剩余空间不足以写入该至少一笔即时除错信息时，该嵌入式装置等待该第一缓冲区块清空后再进行写入。6.如权利要求1所述的除错系统，其特征在于，该储存器单元更包含一第二缓冲区块，该终端计算机通...

【专利技术属性】
技术研发人员：许咏庆，李新洲，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71