基于多重VCO的低功耗高精度阵列型时间数字转换电路制造技术

本发明专利技术公开了一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示。本发明专利技术的低功耗、高精度、宽范围的四段式阵列型时间数字转换电路，可用于阵列型探测器计时系统，可以明显的提高系统分辨率和降低系统功耗。

【技术实现步骤摘要】

本专利技术涉及一种基于多重VCO(VoltageControlledOscillator，压控环振)的低功耗高精度阵列型时间数字转换电路，是一种可应用于红外传感读出电路的低功耗高精度四段式阵列型时间数字转换电路，该电路能够在不影响像素面积的前提下，有效提高系统分辨率并降低系统功耗。
技术介绍
根据TOF(TimeofFlight)时间测量原理，红外ROIC(ReadoutIntegratedCircuit)读出电路中不同像素单光子收发间隔时间对应不同的空间距离，通过像素阵列中每个像素之间的相对距离可以呈现出待测物体的轮廓，而高精度、宽范围的TDC电路则是探测系统能够在更远距离获得更为精确信息的保证，然而在像素阵列的应用条件下，面积和功耗的限制极大的增加了TDC(Time-to-DigitalConverter，时间数字转换)量化性能实现的技术难度，因此阵列型TDC在设计上相比于一般的单像素TDC更难。为了适用于大阵列结构的应用，目前绝大部分TDC采用共享或局部共享结构，该结构下的TDC不是为单个像素检测服务，而是为多个甚至全局像素服务。但是由于一般的多段式结构存在更细的误差提取及量化过程，必须存在响应时间，无法同时检测另一个时间量，因此多段式TDC很难应用于大阵列中，所以目前适用于大阵列的阵列型TDC主要集中在两段式结构上。应用于阵列探测计时系统的TDC架构要突破量程和精度的制约，必须追求多段式TDC结构。
技术实现思路
专利技术目的：为了在一定程度上缓解现有技术中量程、精度和功耗相互制约的问题，本专利技术提供了一种新型的基于多重VCO的低功耗高精度阵列型时间数字转换电路，在典型的两段式阵列型TDC技术基础上，通过在高段和低段分别引入异步减法计数器结构和多重环振结构的方式，使得在不影响系统像素面积和量程前提下，实现系统分辨率的提高和功耗的降低。技术方案：为实现上述目的，本专利技术采用的技术方案为：一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示；所述超高段TDC电路配置双模式的LFSR计数器(LinearFeedbackShiftingRegister，线性反馈移位寄存器)，高段TDC电路配置双模式的异步减法计数器，中段TDC电路配置中段压控环振和双转单电路，低段TDC电路配置Dual-DLL和VCO回路，所述VCO回路由X个同频不同相的低段压控环振级联而成，每个低段压控环振均由Y个完全相同的低段延时单元级联而成，每个低段压控环振前级联一个低段延时路径，第i条低段延时路径由Xi个完全相同的延时单元级联而成，X≥2，Y≥2；LFSR计数器串接在异步减法计数器之后形成混合计数器，中段压控环振产生的高频时钟信号H_CK驱动异步减法计数器，经异步减法计数器分频的高频时钟信号H_LFSR同步驱动LFSR计数器；通过切换LFSR计数器的模式将超高段TDC电路的量化结果锁存在LFSR计数器中，通过切换异步减法计数器的模式将高段TDC电路的量化结果锁存在异步减法计数器中，中段TDC电路和低段TDC电路的量化结果均通过DFF锁存链进行锁存；所述LFSR计数器、异步减法计数器和DFF锁存链均主要由DFF构成，在读取超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果时，锁存数据通过相应的DFF(D触发器)串联后以二进制形式从高位到低位逐位串行输出。本专利技术提出的时间数字转换电路，通过超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路分别对时间间隔完成量化，可在不影响系统量程的前提下，使得阵列TDC的精度突破数字门电路的最小延迟；同时，在LFSR计数器的最低位前加入异步减法计数器，可将中段压控环振产生的高频时钟信号H_CK分频并驱动LFSR计数器，以降低LFSR计数器的同步时钟频率；由于LFSR计数器和异步减法计数器均置于像素内，因此超高段TDC电路和高段TDC电路的设计可以在不影响系统量程的前提下，有效降低系统功耗。具体的，所述低段TDC电路中，Dual-DLL为两级DLL(DelayLockedLoop，延迟锁相环)结构，分为主DLL和次DLL，通过Dual-DLL的闭环负反馈作用给低段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压；主DLL内设置有由N个主延迟单元级联而成的主压控延迟线，主DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压Vctrf，将外部参考时钟信号REF_CLK和第N级主延迟单元进行相位状态鉴相，压控电压Vctrf自动调节主压控延迟线，使外部参考时钟信号REF_CLK和第N级主延迟单元的相位状态相同；次DLL内设置有由M个次延迟单元级联而成的次压控延迟线，次DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压Vctrs，根据所需要的次压控延迟线的延时选择出第n级主延迟单元，将第n级主延迟单元和第M级次延迟单元进行相位状态鉴相，压控电压Vctrs自动调节次压控延迟线，使第n级主延迟单元的相位状态与第M级次延迟单元的相位状态相同。具体的，所述压控电压Vctrf同时提供给所有低段压控环振中的所有低段延时单元，压控电压Vctrs同时提供给所有低段延时路径中的所有延时单元；开始计数信号EN通过X条延迟时间各不相同的低段延时路径分别控制X个低段压控环振开始起振，相邻低段压控环振由于起振初相不同因而产生延时误差，该延时误差通过压控电压Vctrs精确控制，通过调节压控电压Vctrs使相邻低段压控环振之间满足一定的时序，最终使得X个低段压控环振之间无缝隙衔接配合。在低段TDC电路中，单个低段压控环振的分相数由2Y扩展为4Y个，整个低段TDC电路的分相数达到4YX个，解决了传统低段TDC电路无法兼顾单个低段压控环振的振荡频率和分相数之间的矛盾，通过多个低段压控环振相互配合，可使系统分辨率突破数字门电路的最小延时，显著提高系统分辨率。所述低段TDC电路在计数停止信号STOP上升沿到来时直接锁存超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果，不需要额外的响应时间，可以实现阵列应用。具体的，所述中段TDC电路基于时间差值量化原理设计，并采用DLL-OSC架构，即通过Dual-DLL中的主DLL的闭环负反馈作用给中段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压Vctrf；所述中段压控环振包括由N/2个差分延迟单元级联而成的差分延迟线(采用差分延迟线可以有效抑制电源和衬底的噪声)和逻辑控制模块：当开始计数信号EN上升沿到来时，通过逻辑控制模块开启差分延迟线；当开始计数信号EN下降沿到来时，通过逻辑控制模块关断差分延迟线；每一级差分延迟单元的输出端连接一个双转单电路，通本文档来自技高网...

【技术保护点】
一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示；所述超高段TDC电路配置双模式的LFSR计数器，高段TDC电路配置双模式的异步减法计数器，中段TDC电路配置中段压控环振和双转单电路，低段TDC电路配置Dual‑DLL和VCO回路，所述VCO回路由X个同频不同相的低段压控环振级联而成，每个低段压控环振均由Y个完全相同的低段延时单元级联而成，每个低段压控环振前级联一个低段延时路径，第i条低段延时路径由Xi个完全相同的延时单元级联而成，X≥2，Y≥2；LFSR计数器串接在异步减法计数器之后形成混合计数器，中段压控环振产生的高频时钟信号H_CK驱动异步减法计数器，经异步减法计数器分频的高频时钟信号H_LFSR同步驱动LFSR计数器；通过切换LFSR计数器的模式将超高段TDC电路的量化结果锁存在LFSR计数器中，通过切换异步减法计数器的模式将高段TDC电路的量化结果锁存在异步减法计数器中，中段TDC电路和低段TDC电路的量化结果均通过DFF锁存链进行锁存；所述LFSR计数器、异步减法计数器和DFF锁存链均主要由DFF构成，在读取超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果时，锁存数据通过相应的DFF串联后以二进制形式从高位到低位逐位串行输出。...

【技术特征摘要】
1.一种基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：包括超高段TDC电路、高段TDC电路、中段TDC电路、低段TDC电路和DFF锁存链，其中超高段TDC电路、高段TDC电路和DFF锁存链为像素独享电路且置于像素内，中段TDC电路和低段TDC电路为全局共享电路且置于像素外；时间间隔的测量由超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路四部分有序配合完成，最终实现将时间间隔转换为数字值表示；所述超高段TDC电路配置双模式的LFSR计数器，高段TDC电路配置双模式的异步减法计数器，中段TDC电路配置中段压控环振和双转单电路，低段TDC电路配置Dual-DLL和VCO回路，所述VCO回路由X个同频不同相的低段压控环振级联而成，每个低段压控环振均由Y个完全相同的低段延时单元级联而成，每个低段压控环振前级联一个低段延时路径，第i条低段延时路径由Xi个完全相同的延时单元级联而成，X≥2，Y≥2；LFSR计数器串接在异步减法计数器之后形成混合计数器，中段压控环振产生的高频时钟信号H_CK驱动异步减法计数器，经异步减法计数器分频的高频时钟信号H_LFSR同步驱动LFSR计数器；通过切换LFSR计数器的模式将超高段TDC电路的量化结果锁存在LFSR计数器中，通过切换异步减法计数器的模式将高段TDC电路的量化结果锁存在异步减法计数器中，中段TDC电路和低段TDC电路的量化结果均通过DFF锁存链进行锁存；所述LFSR计数器、异步减法计数器和DFF锁存链均主要由DFF构成，在读取超高段TDC电路、高段TDC电路、中段TDC电路和低段TDC电路的量化结果时，锁存数据通过相应的DFF串联后以二进制形式从高位到低位逐位串行输出。2.根据权利要求1所述的基于多重VCO的低功耗高精度阵列型时间数字转换电路，其特征在于：所述低段TDC电路中，Dual-DLL为两级DLL结构，分为主DLL和次DLL，通过Dual-DLL的闭环负反馈作用给低段压控环振提供随工艺、电源电压、温度变化的高度稳定的压控电压；主DLL内设置有由N个主延迟单元级联而成的主压控延迟线，主DLL的输入信号为外部参考时钟信号REF_CLK和Dual-DLL启动信号START_DLL，输出信号为压控电压Vctrf，将外部参考时钟信号REF_CLK和第N级主延迟单元进行相位状态鉴相，压控电压Vctrf自动调节主压控延迟线，使外部参考时钟信号REF_CLK和第N级主延迟单元的相位状态相同；次DLL内设置有由M个次延迟单元级联而成的次压控延迟线，次D...

【专利技术属性】
技术研发人员：吴金，俞向荣，史书芳，宋科，郑丽霞，孙伟锋，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32