用于测试时间减少的方法和设备技术
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及诸如集成电路(IC)的半导体装置的扫描测试。
技术介绍
与基于功能模式的测试相比，基于扫描的技术提供了实现高故障覆盖的有效替代方案。随着设计尺寸的增加和多核SoC(片上系统)对于驱动高速应用程序变得至关重要，测试数据量和测试应用时间难以控制地增加，即使在基于高效和平衡的扫描的设计中。到目前为止，扫描压缩技术是针对测试数据量和针对在扫描插入设计的模式执行期间测试时间减少的最佳技术。扫描压缩架构包括：解压缩器，用于在输入侧上解压缩数据；以及压缩器，用于在输出侧压缩数据。解压缩器获取扫描输入并在空间上将其扩展到内部的大量扫描链中。每个扫描链具有多个扫描单元。如果更多的扫描输入被提供给解压缩器，则扩展将被改进，并且扫描链的数量将是更大的。类似地，在扫描压缩架构的输出侧，扫描链被压缩为小量的扫描输出，这导致了混叠的现象。实际上，如果更多的扫描输出是可用的，则混叠将是更低的，并且扫描压缩架构将是更加鲁棒的。然而，在非常低成本测试器(VLCT)的情况下，支持最多8个扫描输入和8个扫描输出。根据一种已知的扫描技术来理解对扫描输出上的扫描链的观察，扫描链的最大数量将...
【技术保护点】
一种电路，所述电路包括：输入转换器，其被配置为接收N个扫描输入并且被配置为生成M个伪扫描输入，其中M和N是整数；扫描压缩架构，其耦合到所述输入转换器且被配置为响应于所述M个伪扫描输入而生成P个伪扫描输出；和输出转换器，其耦合到所述扫描压缩架构且被配置为响应于所述P个伪扫描输出而生成Q个扫描输出，其中P和Q为整数，并且所述输入转换器以第一频率接收所述N个扫描输入且以第二频率生成所述M个伪扫描输入，以及所述输出转换器以所述第二频率接收所述P个伪扫描输出且以所述第一频率生成所述Q个扫描输出。
【技术特征摘要】
【国外来华专利技术】2014.05.08 US 14/272,7601.一种电路，所述电路包括：输入转换器，其被配置为接收N个扫描输入并且被配置为生成M个伪扫描输入，其中M和N是整数；扫描压缩架构，其耦合到所述输入转换器且被配置为响应于所述M个伪扫描输入而生成P个伪扫描输出；和输出转换器，其耦合到所述扫描压缩架构且被配置为响应于所述P个伪扫描输出而生成Q个扫描输出，其中P和Q为整数，并且所述输入转换器以第一频率接收所述N个扫描输入且以第二频率生成所述M个伪扫描输入，以及所述输出转换器以所述第二频率接收所述P个伪扫描输出且以所述第一频率生成所述Q个扫描输出。2.根据权利要求1所述的电路，其中所述第一频率和所述第二频率的比率等于M和N的比率以及P和Q的比率。3.根据权利要求1所述的电路，进一步包括被配置为接收扫描时钟并生成内部时钟的监视器，其中所述扫描压缩架构被配置为由所述内部时钟以所述第二频率驱动。4.根据权利要求1所述的电路，其中所述输入转换器被配置为在每个扫描时钟接收所述N个扫描输入，并且被配置为以所述第二频率生成所述M个伪扫描输入。5.根据权利要求1所述的电路，其中所述输入转换器和所述输出转换器被配置为分别存储所述N个扫描输入和所述P个伪扫描输出。6.根据权利要求1所述的电路，其中所述监视器被配置为从所述输入转换器接收状态信号，所述状态信号被配置为关于在每个扫描时钟开始时存储在所述输入转换器中的扫描输入的数量更新所述监视器。7.根据权利要求1所述的电路，其中所述监视器被配置为当所述扫描时钟开始时存储在所述输入转换器中的扫描输入的数量小于M时中断到所述扫描压缩架构的所述内部时钟。8.根据权利要求1所述的电路，其中所述输出转换器被配置为从所述监视器接收使能信号，所述使能信号被配置为当所述输出转换器中没有接收到所述伪扫描输出时，禁用伪扫描输出在所述输出转换器中存储。9.根据权利要求1所述的电路，其中所述扫描压缩架构进一步包括：解压缩器，其耦合到所述输入转换器且被配置为接收所述M个伪扫描输入；压缩器，其耦合到所述解压缩器且被配置为生成所述P个伪扫描输出；和多个扫描链，其耦合在所述解压缩器和所述压缩器之间，其中所述多个扫描链中的每个扫描链包括多个扫描单元。10.根据权利要求1所述的电路，其中所述多个扫描链由所述内部时钟驱动。11.根据权利要求1所述的电路，其中所述解压缩器被配置为响应于所述M个伪扫描输入而生成多个核心扫描输入。12.根据...
【专利技术属性】
技术研发人员：S·N·波蒂，R·米塔尔，M·S·卡乌萨，V·辛格哈尔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US
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