【技术实现步骤摘要】
本专利技术属于集成电路
,具体涉及一种用于生物信号放大的低噪声前置放大器电路。
技术介绍
如今便携式医疗设备,无线体域网(WirelessBodyAreaNetwork,简称WBAN)等技术受到了越来越多的关注。越来越多的研究致力于将生物电信号获取系统集成到一个芯片上,以实现该系统的低功耗和微型化。以脑电、心电信号为代表的生物电信号具有幅度小、频率低的特点,因而它们对噪声尤其是低频噪声特别敏感。在低功耗生物电信号获取系统中,前置放大器性能的优良与否直接决定了获取到的信号的质量。而在前置放大器的设计中,噪声性能是最重要的指标之一。为了提升生物电信号放大器的噪声性能,目前在相当多的研究中采用了斩波技术。斩波技术的原理是将先输入的低频信号调制到高频,然后让该高频信号通过放大器,再将信号调制回低频。这样,生物电信号被调制了两次因而仍然是低频信号,而低频噪声只被调制了一次,因而位于高频,进而可以采用低通滤波器可以消除低频噪声。请参见图1,图1为现有技术的采用斩波技术的放大器的电路结构示意图。第一斩波开关CH01、第二斩波开关CH02对输入信号进行调制,电容C01、C02、C03及C04,伪电阻Rp01、Rp02组成前馈反馈网络。跨导放大器是其核心部分,具体结构请参见图2,图2为现有技术的跨导放大器的电路结构示意图。第一晶体管M1是偏置管,用来提供偏置电流,其中第二晶体管M2和第四晶体管M4、第三晶体管M3和第五晶体管M5分别构成差分输入管,此时放大器的跨导的值等于第二晶体管M2和第四晶体管M4的跨导之和,大约是单个MOS管的两倍。伪电阻Rp03、伪电阻Rp0 ...
【技术保护点】
一种用于生物信号放大的低噪声前置放大器电路,其特征在于,包括:输入阻抗提高模块(1)、斩波调制模块(2)、反馈网络模块(3)和双通道跨导增强放大器(4);所述输入阻抗提高模块(1)包括第一电压跟随器(A1)、第二电压跟随器(A2)、第三电压跟随器(A3)及第四电压跟随器(A4);所述斩波调制模块(2)包括第一斩波开关(CH1)、第二斩波开关(CH2)、第三斩波开关(CH3)、第四斩波开关(CH4)、第五斩波开关(CH5)、第六斩波开关(CH6)、第七斩波开关(CH7)及第八斩波开关(CH8);所述反馈网络模块包括第一反馈网络及第二反馈网络;所述双通道跨导增强放大器(4)包括第一通道跨导增强放大器及第二通道跨导增强放大器;其中,所述第一电压跟随器(A1)的正向输入端电连接第一通道的同相输入端(AVIN1),其负向输入端及输出端均电连接至所述第一斩波开关(CH1)的第一输入端;所述第二电压跟随器(A2)的正向输入端电连接第一通道的反相输入端(AVIN2),其负向输入端及其输出端均电连接至所述第一斩波开关(CH1)的第二输入端;所述第三电压跟随器(A3)的正向输入端电连接第二通道的正相输入端 ...
【技术特征摘要】
1.一种用于生物信号放大的低噪声前置放大器电路,其特征在于,包括:输入阻抗提高模块(1)、斩波调制模块(2)、反馈网络模块(3)和双通道跨导增强放大器(4);所述输入阻抗提高模块(1)包括第一电压跟随器(A1)、第二电压跟随器(A2)、第三电压跟随器(A3)及第四电压跟随器(A4);所述斩波调制模块(2)包括第一斩波开关(CH1)、第二斩波开关(CH2)、第三斩波开关(CH3)、第四斩波开关(CH4)、第五斩波开关(CH5)、第六斩波开关(CH6)、第七斩波开关(CH7)及第八斩波开关(CH8);所述反馈网络模块包括第一反馈网络及第二反馈网络;所述双通道跨导增强放大器(4)包括第一通道跨导增强放大器及第二通道跨导增强放大器;其中,所述第一电压跟随器(A1)的正向输入端电连接第一通道的同相输入端(AVIN1),其负向输入端及输出端均电连接至所述第一斩波开关(CH1)的第一输入端;所述第二电压跟随器(A2)的正向输入端电连接第一通道的反相输入端(AVIN2),其负向输入端及其输出端均电连接至所述第一斩波开关(CH1)的第二输入端;所述第三电压跟随器(A3)的正向输入端电连接第二通道的正相输入端(BVIN1),其负向输入端及其输出端均电连接至所述第二斩波开关(CH2)的第一输入端;所述第四电压跟随器(A4)的正向输入端电连接第二通道的反相输入端(BVIN2),其负向输入端及其输出端均电连接至所述第二斩波开关(CH2)的第二输入端;所述第一斩波开关(CH1)的第一输出端及第二输出端分别电连接至所述第一反馈网络的第一输入端(X1)及第二输入端(X2);所述第二斩波开关(CH2)的第一输出端及第二输出端分别电连接至所述第二反馈网络的第一输入端(X3)及第二输入端(X4);所述第三斩波开关(CH3)的第一输出端及第二输出端分别电连接至所述第一通道的正相输入端(AVIN1)及反相输入端(AVIN2)且其第一输出端及第二输出端分别电连接至所述第一反馈网络的第一输入端(X1)及第二输入端(X2);所述第四斩波开关(CH4)的第一输入端及第二输入端分别电连接至所述第二通道的正相输入端(BVIN1)及反相输入端(BVIN2)且其第一输出端及第二输出端分别电连接至所述第二反馈网络的第一输入端(X3)及第二输入端(X4);所述第一反馈网络的第一反馈端及第二反馈端分别电连接至所述第七斩波开关(CH7)的第一输出端及第二输出端且其输出端电连接至所述第一通道跨导增强放大器的输入端(AVIN1+、AVIN2+、AVIN3+、AVIN1-、AVIN2-、AVIN3-);所述第二反馈网络的第一反馈端及第二反馈端分别电连接至所述第八斩波开关(CH8)的第一输出端及第二输出端且其输出端电连接至所述第二通道跨导增强放大器的输入端(BVIN1+、BVIN2+、BVIN3+、BVIN1-、BVIN2-、BVIN3-);所述第一通道跨导增强放大器的第一输出端(AVO+)及第二输出端(AVO-)分别电连接至所述第五斩波开关(CH5)的第一输入端及第二输入端;所述第二通道跨导增强放大器的第一输出端(BVO+)及第二输出端(BVO-)分别电连接至所述第六斩波开关(CH6)的第一输入端及第二输入端;以及所述第五斩波开关(CH5)的第一输出端及第二输出端分别电连接至第一通道的同相输出端(AVOUT1)及反相输出端(AVOUT2);所述第六斩波开关(CH6)的第一输出端及第二输出端分别电连接至第二通道的同相输出端(BVOUT1)及反相输出端(BVOUT2);所述第七斩波开关(CH7)的第一输入端及第二输入端分别电连接至第一通道的同相输出端(AVOUT1)及反相输出端(AVOUT2);所述第八斩波开关(CH8)的第一输入端及第二输入端分别电连接至第二通道的同相输出端(BVOUT1)及反相输出端(BVOUT2)。2.根据权利要求1所述的电路,其特征在于,所述双通道跨导增强放大器(4)包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第一伪电阻(R1)、第二伪电阻(R2)、第三伪电阻(R3)、第四伪电阻(R4)及第一电流源(I1);其中,所述第一PMOS管(MP1)、所述第二PMOS管(MP2)、第四PMOS管(MP4)、所述第四NMOS管(MN4)、所述第二NMOS管(MN2)及所述第一NMOS管(MN1)依次串接于电压源(VDD)与接地端(GND)之间;所述第三PMOS管(MP3)、所述第五PMOS管(MP5)、第五NMOS管(MN5)及所述第三NMOS管(MN3)依次串接于所述第一PMOS管(MP1)和所述第二PMOS管(MP2)串接形成的节点(A)处与所述第一NMOS管(MN1)和所述第二NMOS管(MN2)串接形成的节点(B)处之间;所述第一PMOS管(MP1)的栅极输入第一通道偏置电压(VBIASA),所述第二PMOS管(MP2)的栅极作为所述第一通道跨导增强放大器的第二同相输入端(AVIN2+),所述第三PMOS管(MP3)的栅极作为所述第一通道跨导增强放大器的第二反相输入端(AVIN2-);所述第四PMOS管(MP4)的栅极及所述第五PMOS管(MP5)的栅极均输入第一外接偏置电压(VB1);所述第一伪电阻(R1)与所述第二伪电阻(R2)串接于所述第四PMOS管(MP4)和所述第四NMOS管(MN4)串接形成的节点(E)处与所述第五PMOS管(MP5)和所述第五NMOS管(MN5)串接形成的节点(F)处之间且节点(E)与节点(F)作为所述第一通道跨导增强放大器的反相输出端及同相输出端;所述第四NMOS管(MN4)的栅极及所述第五NMOS管(MN5)的栅极均输入第二外接偏置电压(VB2);所述第二NMOS管(MN2)的栅极作为所述第一通道跨导增强放大器的第三同相输入端(AVIN3+),所述第三NMOS管(MN3)的栅极作为所述第一通道跨导增强放大器的第三反相输入端(AVIN3-);所述第一NMOS管(MN1)的栅极电连接至所述第一伪电阻(R1)与所述第二伪电阻(R2)串接形成的节点(M)处;所述第八PMOS管(MP8)、所述第九PMOS管(MP9)、第十一PMOS管(MP11)、所述第十一NMOS管(MN11)、所述第九NMOS管(MN9)及所述第八NMOS管(MN8)依次串接于电压源(VDD)与接地端(GND)之间;所述第十PMOS管(MP10)、所述第十二PMOS管(MP12)、第十二NMOS管(MN12)及所述第十NMOS管(MN10)依次串接于所述第八PMOS管(MP8)和所述第九PMOS管(MP9)串接形成的节点(N)处与所述第九NMOS管(MN9)和所述第八NMOS管(MN8)串接形成的节点(H)处之间;所述第九PMOS管(MP9)的栅极作为所述第二通道跨导增强放大器的第三同相输入端(BVIN3+),所述第十PMOS管(MP10)的栅极作为所述第二通道跨导增强放大器的第三反相输入端(BVIN3-);所述第十一PMOS管(MP11)的栅极及所述第十二PMOS管(MP12)的栅极均输入第三外接偏置电压(VB3);所述第三伪电阻(R3)与所述第四伪电阻(R4)串接于所述第十一PMOS管(MP11)和所述第十一NMOS管(MN11)串接形成的节点(I)处与所述第十二PMOS管(MP12)和所述第十二NMOS管(MN12)串接形成的节点(J)处之间且节点(I)与节点(J)作为所述第二通道跨导增强放大器的反相输出端及同相输出端;所述第十一NMOS管(MN11)的栅极及所述第十二NMOS管(MN12)的栅极均输入第四外接偏置电压(VB4);所述第九NMOS管(MN9)的栅极作为所述第二通道跨导增强放大器的第二同相输入端(BVIN2+),所述第十NMOS管(MN10)的栅极作为所述第二通道跨导增强放大器的第二反相输入端(BVIN2-);所述第八PMOS管(MP8)的栅极电连接至所述第三伪电阻(R3)与所述第四伪电阻(R4)串接形成的节点(R)处,所述第八NMOS管(MN8)的栅极输入第二通道偏置电压(VBIASB);所述第六NMOS管(MN6)分别电连接至所述第三PMOS管(MP3)与所述第五PMOS管(MP5)串接形成的节点(D)处及所述第一电流源(I1)的一端,其栅极作为所述第一通道跨导增强放大器的第一同相输入端(AVIN1+);所述第七NMOS管(MN7)分别电连接至所述第二PMOS管(MP2)与所述第四PMOS管(MP4)串接形成的节点(C)处及所述第一电流源(I1)的一端,其栅极作为所述第一通道跨导增强放大器的第一反相输入端(AVIN1-);所述第六PMOS管(MP6)分别电连接至所述第十一NMOS管(MN11)和所述第九NMOS管(MN9)串接形成的节点(K)处及所述第一电流源(I1)的另一端,其栅极作为所述第二通道跨导增强放大器的第一正相输入端(BVIN1+);所述第七PMOS管(MP7)分别电连接至所述第十二NMOS管(MN12)和所述第十NMOS管(MN10)串接形成的节点(L)处及所述第一电流源(I1)的另一端,其栅极作为所述第二通道跨导增强放大器的第一反相输入端(BVIN1-)。3.根据权利要求1所述的电路,其特征在于,所述电压跟随器(A1、A2、A3、A4)包括第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十三NMOS管(MN13)及第十四NMOS管(MN14);其中,所述第十三PMOS管(MP13)、所述第十四PMOS管(MP14)、所述第十五PMOS管(MP15)及所述第十三NMOS管(MN13)依次串接于电压源(VDD)与接地端(GND)之间;所述第十六PMOS管(MP16)及所述第十四NMOS管(MN14)依次串接于所述第十四PMOS管(MP14)和所述第十五PMOS管(MP15)串接形成的节点(P)处与接地端(GND)之间;所述第十三PMOS管(MP13)的栅极输入偏置电压(VBIAS),所述第十四PMOS管(MP14)的栅极输入使能信号(EN),所述第十五PMOS管(MP15)的栅极电连接至所述低噪声前置放大器的输入端(AVIN1、AVIN2、BVIN1、BVIN2),所述第十三NMOS管(MN13)的栅极及所述第十四NMOS管(MN14)的栅极均电连接至所述第十五PMOS管(MP15)与所述第十三NMOS管(MN13)串接形成的节点(O)处,所述第十六PMOS管(MP16)的栅极电连接至所述第十六PMOS管(MP16)与所述第十四NMOS管(MN14)串接形成的节点(Q)处并作为所述电压跟随器(A1、A2、A3、A4)的输出端(Vout)。4.根据权利要求1所述的电路,其特征在于,所述第一斩波开关(CH1)或所述第二斩波开关(CH2)包括第十五NMOS管(MN15)、第十六NMOS管(MN16)、第十七NMOS管(MN17)及第十八NMOS管(MN18);其中,所述第十五NMOS管(MN15)电连接于所述第一斩波开关(CH1)或所述第二斩波开关(CH2)的第一输入端与第二输入端之间且其栅极输入第六时钟控制信号(CLKB2);所述第十六NMOS管(MN16)电连接于所述第一斩波开关(CH1)或所述第二斩波开关(CH2)的第二输入端与第二输出端之间且其栅极输入第五时钟控制信号(CLK2);所述第十七NMOS管(MN17)电连接于所述第一斩波开关(CH1)或所述第二斩波开关(CH2)的第一输出端与第二输出端之间且其栅极输入第六时钟控制信号(CLKB2);所述第十八NMOS管(MN18)电连接于所述第一斩波开关(CH1)或所述第二斩波开关(...
【专利技术属性】
技术研发人员:刘帘曦,宋宇,廖栩峰,陈浩,朱樟明,
申请(专利权)人:西安电子科技大学,
类型:发明
国别省市:陕西;61
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。