柔性接口制造技术

在具有多个核的一个或多个同伴芯片上设置系统和方法。每个核都具有核电路装置和用于执行与核电路装置相关的测试的测试接口。测试接口具有用于保持核的地址的地址寄存器以及地址确定电路装置。地址确定电路装置被配置为将地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被寻址。地址确定电路装置还被配置为响应于确定指示测试接口以执行测试操作。

Flexible interface

System and method for setting one or more companion chips with multiple cores. Each core has a nuclear circuit device and a test interface for performing tests associated with a nuclear circuit device. The test interface has an address register for maintaining the address of the kernel and an address determination circuit device. The address determination circuit device is configured to compare the address received on the address line with the address held in the address register to determine whether the core is being addressed. The address determination circuit device is also configured to perform a test operation in response to determining the indication of the test interface.

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及嵌入式系统的测试，例如芯片上系统(SoC)中的嵌入核的测试。
技术介绍
随着芯片上系统(SoC)或嵌入式系统的尺寸和复杂度的增加，设计再利用成为重要的考虑。在设计再利用中，可以针对新的芯片和应用再利用早已存在的设计功能(例如，核或所谓的知识产权(IP)模块)。例如，原始集成在第一SoC中的IP模块可以在其他SoC设计中被再利用。此外，可以在SoC中使用相同IP模块设计的若干示例。虽然这降低了SoC的设计复杂度，但这会在执行SoC的测试时导致困难。不同的核或IP模块可以通过不同的供应商来设计和提供，并且SoC设计者不知道IP模块的内部工作。此外，不同的IP模块可具有不同的测试要求和机制。为了克服该问题，引入测试标准来提供对SoC和SoC内的IP模块的测试接口。这种测试标准的示例可以是IEEE1149.1标准(JTAG)和用于嵌入式核测试的IEEE1500标准(SECT)。IEEE1149.1标准可以管理芯片外测试器和芯片上测试控制器之间的通信，而IEEE1500标准可以管理芯片上访问端口或测试模式控制器与每个IP模快的测试接口之间的接口。
技术实现思路
根据第一方面，提供了一种设置在一个或多个同伴芯片(companionchip)上的系统，包括多个核，每个核都包括核电路装置以及用于执行与核电路装置相关的测试的测试接口，测试接口包括：地址寄存器，被配置为保持核的地址；以及地址确定电路装置，被配置为将在地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被寻址并且响应于确定配置接口以执行测试操作。接口可以通过选择耦合在测试数据输入和测试数据输出之间的多个寄存器中的一个或多个来配置。测试数据输入可以是串行测试数据输入，并且测试数据输出可以是串行测试数据输出。地址线可以是并行输入。每个核都可以是用于执行系统的至少一个功能的电路的模块。多个寄存器中的一个可以是旁路寄存器。当确定在地址线上接收的地址与保持在地址寄存器中的地址不匹配时，旁路寄存器可以耦合在测试数据输入和测试数据输出之间。多个寄存器中的一个可以是局部测试控制寄存器。当确定在地址线上接收的地址与保持在地址寄存器中的地址匹配时，局部测试控制寄存器可以耦合在测试数据输入和测试数据输出之间。接口可以进一步包括解码器和控制线，其中，解码器被配置为解码控制线上的指令并且根据指令配置局部测试控制寄存器。当第一核的解码器确定控制线上的指令无效且第一核的地址确定电路装置确定第一核正在被寻址时，第一核的局部测试控制寄存器可以耦合在相应的测试数据输入和测试数据输出之间。当第一核的解码器确定控制线上的指令有效且第一核的地址确定电路装置确定第一核正在被寻址时，可以对指令进行解码并且可以根据指令加载局部测试控制寄存器。根据第二方面，提供了一种用于在系统中执行测试的方法，其中系统包括设置在一个或多个同伴芯片上的多个核，该方法包括：通过将地址线上接收的地址与保持在核的测试接口的地址寄存器中的地址进行比较来确定核是否正在被寻址；以及响应于确定配置测试接口以执行与核的核电路相关联的测试操作。该方法可进一步包括：选择将耦合在测试数据输入和测试数据输出之间的多个寄存器中的一个或多个。该方法可进一步包括：确定地址线上接收的地址与保持在地址寄存器中的地址不匹配；以及响应于此将旁路寄存器耦合在测试数据输入和测试数据输出之间。该方法可进一步包括：确定地址线上接收的地址与保持在地址寄存器中的地址匹配；以及响应于此将局部测试控制寄存器耦合在测试数据输入和测试数据输出之间。该方法可进一步包括：解码控制线的指令；以及根据指令配置局部测试控制寄存器。该方法可进一步包括：确定第一核的控制线上的指令无效；确定第一核正在被寻址；以及响应于确定，将第一核的局部测试控制寄存器耦合在对应的测试数据输入和测试数据输出之间。该方法可进一步包括：确定第一核的控制线上的指令有效；确定第一核正在被寻址；响应于确定对指令进行解码；以及根据指令加载局部测试控制寄存器。根据第三方法，提供了一种包括设置在一个或多个同伴芯片上的多个核的系统，每个核都包括核电路装置以及用于执行与核电路相关联的测试的测试接口，测试接口包括：地址寄存器，用于保持核的地址；局部测试控制寄存器；以及解码器，被配置为如果地址线上的地址与保持在地址寄存器中的地址匹配，则根据指令接收测试控制线上的指令并配置局部测试控制寄存器。根据第四方面，提供了一种接口，用于在系统中执行与核的核电路相关的测试，系统包括设置在一个或多个同伴芯片上的多个核，接口包括：地址寄存器，被配置为保持与接口相关联的核的地址；以及地址确定电路装置，被配置为将地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被寻址以及响应于确定配置接口以执行测试操作。根据第五方面，提供了一种用于形成系统的一部分的核，系统包括设置在一个或多个同伴芯片上的多个核，核包括核电路装置以及用于执行与核电路相关的测试的测试接口，测试接口包括：地址寄存器，被配置为保持核的地址；以及地址确定电路装置，被配置为将地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被寻址以及响应于确定配置接口以执行测试操作。附图说明参照以下附图描述非限制性和非排他性的实施例，其中在各个附图中，类似的符号表示类似的部件，除非另有指定。现在将参照以下附图描述实施例，其中：图1示出了具有测试能力的SoC的示意性示例；图2示出了根据实施例的芯片上测试的示意性示例；以及图3示出了测试接口的示例。具体实施方式图1示出了具有测试能力的芯片上系统(SoC)100的示例。图1的SoC100包括测试模式控制器(TMC)101、所谓的第一“IP”模块111和第一IP模块包装器(IP1_wrapper)110、以及所谓的第二“IP”模块121和第二IP模块包装器(IP2_wrapper)120。TMC101经由嵌入式系统测试接口102耦合至第一和第二IP模块包装器110和120。此外，TMC101通过包装器串行输入(WSI)103耦合至第一IP模块包装器110以及经由包装器串行输出(WSO)104耦合至第二IP模块包装器120。第一IP模块包装器110的串行输出在105处耦合至第二IP模块包装器120本文档来自技高网...

【技术保护点】
一种系统，包括：多个核，设置在一个或多个同伴芯片上，每个核均包括：地址线；核电路装置；以及测试接口，执行与所述核电路装置相关联的测试，所述测试接口具有被配置为保持所述核的地址的地址寄存器和地址确定电路装置，所述地址确定电路装置被配置为：将在所述地址线上接收的地址与保持在所述地址寄存器中的地址进行比较；基于所述比较确定所述核是否正在被寻址；并且响应于所述确定，指示所述测试接口以执行测试操作。

【技术特征摘要】
【国外来华专利技术】2013.10.03 GB 1317512.01.一种系统，包括：
多个核，设置在一个或多个同伴芯片上，每个核均包括：
地址线；
核电路装置；以及
测试接口，执行与所述核电路装置相关联的测试，所述测
试接口具有被配置为保持所述核的地址的地址寄存器和地址确定电
路装置，所述地址确定电路装置被配置为：
将在所述地址线上接收的地址与保持在所述地址寄存
器中的地址进行比较；
基于所述比较确定所述核是否正在被寻址；并且
响应于所述确定，指示所述测试接口以执行测试操作。
2.根据权利要求1所述的系统，其中通过选择耦合在测试数据
输入和测试数据输出之间的多个寄存器中的一个或多个寄存器来配
置所述接口。
3.根据权利要求2所述的系统，其中所述测试数据输入是串行
测试数据输入，并且所述测试数据输出是串行测试数据输出。
4.根据前述权利要求中任一项所述的系统，其中所述地址线是
并行输入。
5.根据权利要求2或从属于其的任何权利要求所述的系统，其
中所述多个寄存器中的一个寄存器是旁路寄存器。
6.根据权利要求5所述的系统，其中当确定在所述地址线上接
收的所述地址与保持在所述地址寄存器中的地址不匹配时，所述旁
路寄存器耦合在所述测试数据输入和所述测试数据输出之间。
7.根据权利要求2至6中任一项所述的系统，其中所述多个寄
存器中的一个寄存器是局部测试控制寄存器。
8.根据权利要求7所述的系统，其中当确定在所述地址线上接
收的所述地址与保持在所述地址寄存器中的地址匹配时，所述局部

\t测试控制寄存器耦合在所述测试数据输入和所述测试数据输出之
间。
9.根据前述权利要求中任一项所述的系统，其中所述测试接口
还包括：
控制线；以及
解码器，所述解码器被布置为解码所述控制线上的指令并且被
布置为根据所述指令来配置所述局部测试控制寄存器。
10.根据权利要求9所述的系统，其中当第一核的解码器确定
所述控制线上的指令是无效的且所述第一核的地址确定电路装置确
定所述第一核正在被寻址时，所述第一核的所述局部测试控制寄存
器耦合在相应的测试数据输入和测试数据输出之间。
11.根据权利要求9所述的系统，其中当第一核的解码器确定
所述控制线上的指令是有效的且所述第一核的地址确定电路装置确
定所述第一核正在被寻址时，所述指令被解码，并且根据所述指令
加载所述局部测试控制寄存器。
12.根据前述权利要求中任一项所述的系统，其中每个核均包
括用于执行所述系统的至少一种功能的电路装置的模块。
13.一种用于在系统中执行测试的方法，所述系统包括设置在
一个或多个同伴芯片上的多个核，所述方法包括：
将在地址线上接收的地址与保持在测试接口的地址寄存器中的
地址进行比较；
基于所述比较，确定所述多个核中的核是否正在被寻址；以及
响应于所述确定，配置所述测试接口以执行与所述核的核电路
装置相关联的测试操作。
14.根据权利要求13所述的方法，还包括：
选择将耦合在测试数据输入和测试数据输出之间的多个寄存器
中的一个或多个寄存器。
15.根据权利要求13或14所述的方法，还包括：
确定在所述地址线上接收的地址与保持在所述地址寄存器中的

\t...

【专利技术属性】
技术研发人员：L·纳波利塔诺，S·菲尔斯，
申请(专利权)人：意法半导体RD有限公司，
类型：发明
国别省市：英国;GB