快速提升输出电流的电压缓冲电路及系统技术方案

本发明专利技术提供了一种快速提升输出电流的电压缓冲电路及系统，包括：第一NMOS晶体管的源端接地，栅端与第一偏置电压连接，漏端与第二NMOS晶体管的源端、第三NMOS晶体管的源端和第七NMOS晶体管的源端相连接；第二NMOS晶体管的栅端接电压输入端，漏端与第四NMOS晶体管的源端相连接；第三NMOS晶体管的漏端与第五NMOS晶体管的源端相连接且共同与电压输出端相连接，栅端与电压输出端相连接；第四NMOS晶体管的漏端与电源相连接，栅端与第五NMOS晶体管的栅端相连接且共同与第六PMOS晶体管的漏端、第七NMOS晶体管的漏端相连接；第五NMOS晶体管的漏端与电源相连接；第六PMOS晶体管的栅端与第二偏置电压相连接，源端与电源相连接；第七NMOS晶体管的栅端与电压输出端相连接。

【技术实现步骤摘要】

本专利技术涉及集成电路
，具体涉及一种快速提升输出电流的电压缓冲电路及对负载充电的系统。
技术介绍
电压缓冲电路在现在的集成电路芯片中应用非常广泛，其主要应用在模拟电路中，当需要将负载电容充放电至所需的电压、而该电压的提供电路不能够快速准确地对负载电容充放电时，往往需要在该电压的提供电路与负载电容之间插入一个电压缓冲电路，以实现对负载电容的快速准确的充放电至所需指定电压，而不对该电压的提供电路带来较大的干扰。传统的电压缓冲电路如图1和2所示。图一为五管运放结构的电压缓冲电路，该电路将五管运放的反向输入端与输出端短接，形成单位增益负反馈环路，构成一个电压缓冲电路。该电路对负载电容的充电速度由M5管的最大导通电流决定，而M5管的最大导通电流又由M5栅端电压摆幅决定，由于M4是二极管接法，其栅端电压摆幅由其所流过的电流决定，其最大电流由偏置电压VBN决定的尾电流管M1流过的电流决定，所以该电压缓冲电路对负载电容的充放电速度最终由偏置电流决定。图二为偏置方式实现的电压缓冲电路，该电路与图一所示电路的区别是将M5的栅端不与M4的栅端和漏端相接，而接偏置电压VBP，该电路通过偏置电压使M1的偏置电流为M5偏置电流的2倍，则M4的偏置电流为M1的偏置电流减去M5的偏置电流，则M4与M5偏置电流相等，流过M2、M3管的电流相等，则M2、M3的Vgs(栅端与源端电压之差)相等，由于M2、M3源端短接，则M2、M3栅端电压相等，即VIN与VOUT相等。由于没有反馈环路，VIN、VOUT电压受电流、器件尺寸偏差的影响较大，两者间差别较大，VOUT跟随VIN电压不够准确。该电路对负载电容的充电速度由偏置电压VBP决定的M5的电流决定。图1和2所示的传统的电压缓冲电路对负载电容的充放电速度由电路的偏置电流决定，增加电路的偏置电流可以加快电路对负载电容的充放电速度，但由于该电流在不需要充放电时依然存在，属于静态电流，所以增加偏置电流会极大的增加电路的功耗，且需要增大管子尺寸以满足增大的电流的要求。显然，在现在追求成本和续航能力的便携式设备中，这种方法暴露出极大的缺陷，因而，设计一种大信号快速建立的电压缓冲电路是非常有实际意义的。
技术实现思路
为了克服以上问题，本专利技术旨在提供一种快速提升输出电流的电压缓冲电路及系统。为了达到上述目的，本专利技术提供了一种快速提升输出电流的电压缓冲电路，包括：第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管，第五NMOS晶体管，第六PMOS晶体管和第七NMOS晶体管；其中，第一NMOS晶体管的源端接地，第一NMOS晶体管的栅端与第一偏置电压(VBN)连接，第一NMOS晶体管的漏端与第二NMOS晶体管的源端、第三NMOS晶体管的源端和第七NMOS晶体管的源端相连接；第二NMOS晶体管的栅端接电压输入端，第二NMOS晶体管的漏端与第四NMOS晶体管的源端相连接；第三NMOS晶体管的漏端与第五NMOS晶体管的源端相连接且共同与电压输出端相连接，第三NMOS晶体管的栅端与电压输出端相连接；第四NMOS晶体管的漏端与电源相连接；第四NMOS晶体管的栅端与第五NMOS晶体管的栅端相连接且共同与第六PMOS晶体管的漏端、第七NMOS晶体管的漏端相连接；第五NMOS晶体管的漏端与电源相连接；第六PMOS晶体管的栅端与第二偏置电压(VBP)相连接，第六PMOS晶体管的源端与电源相连接；第七NMOS晶体管的栅端与电压输出端相连接；第三NMOS晶体管、第七NMOS晶体管、第六PMOS晶体管和第五NMOS晶体管构成负反馈环路，使得所述电压输出端所输出的电压趋于稳定；第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管构成一个反馈环路，使得稳定后的所述电压输出端所输出的电压与所述电压输入端所输入的电压相等。优选地，还具有电容，电容的一端与电源相连接，另一端与所述第四NMOS晶体管的栅端、所述第五NMOS晶体管的栅端共同连接。优选地，还具有电容，电容的一端接地，另一端与第四NMOS晶体管的栅端、第五NMOS晶体管的栅端共同连接。优选地，所述电容为MOS电容。优选地，所述电容为NMOS电容。优选地，所述第三NMOS晶体管的栅端与所述第七NMOS晶体管的栅端相连接且共同连接于所述电压输出端。优选地，所述第一偏置电压(VBN)和所述第二偏置电压(VBP)的产生电路包括第八NMOS晶体管、第九NMOS晶体管、第十PMOS晶体管和第十一NMOS晶体管；其中，第十一NMOS晶体管的漏端与偏置电流源相连接，第十一NMOS晶体管的栅端与使能模块相连接；第十一NMOS晶体管的源端与第八NMOS晶体管的漏端相连接；第八NMOS晶体管的源端接地；第八NMOS晶体管的栅端与第九NMOS晶体管的栅端相连接；第九NMOS晶体管的源端接地，第九NMOS晶体管的漏端与第十PMOS晶体管的漏端相连接；第十PMOS晶体管的源端接电源；第八NMOS晶体管与第九NMOS晶体管组成电流镜复制偏置电流至第十PMOS晶体管的栅端和漏端；第八NMOS晶体管产生第一偏置电压(VBN)，第十PMOS晶体管产生第二偏置电压(VBP)。优选地，所述电源为VDD。为了达到上述目的，本专利技术还提供了一种采用上述的快速提升输出电流的电压缓冲电路对负载充电的系统，其中，所述电压缓冲电路的电压输出端连接负载；当电压输出端的电压低于电压输入端的电压时，第三NMOS晶体管不导通，所述第七NMOS晶体管对所述电压输出端的电压产生增益，并控制第五NMOS晶体管的栅端的电压增益，使得第五NMOS晶体管的源端输出的电流增大，进一步使电压输出端的电流增大，最终提供给负载的电流增大；当电压输出端的电压与电压输入端的电压相等时，第三NMOS晶体管导通，第五NMOS晶体管与电压输出端不导通，第五NMOS晶体管的电流依次流经第三NMOS晶体和第一NMOS晶体管，最后经第一NMOS管的源端流入大地。优选地，所述负载为电容负载。本专利技术的快速提升输出电流的电压缓冲电路，在需要对负载电容从低电平充电至所需电压时，可提供较大的动态电流实现大信号快速建立；消耗较小的静态电流；电路所采用的七个晶体管数量较少，电路主要部分均为同类型的晶体管，可靠性较好。附图说明图1为传统的运放结构的电压缓冲电路的结构示意图图2为传统的偏置结构的电压缓冲电路的结构示意图图3为本专利技术的一个较佳实施例的电压缓冲电路的结构示意图图4为图3中的偏置电路的一种典型结构示意图图5为本专利技术的一个较佳实施例的电压缓冲电路与传统的电压缓冲电路在相同条件下的仿真结果的对比示意图具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。以下结合附图3-5和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。请参阅图3，用于快速提升输出电流的电压缓冲电路，包括：第一NMOS晶体管M1，第二NMOS晶体管M2，第三NMOS晶体管M3，第四NMOS晶体管M4，第五NMOS晶体管M5，第六PMOS晶本文档来自技高网...

【技术保护点】
一种快速提升输出电流的电压缓冲电路，其特征在于，包括：第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管，第五NMOS晶体管，第六PMOS晶体管和第七NMOS晶体管；其中，第一NMOS晶体管的源端接地，第一NMOS晶体管的栅端与第一偏置电压(VBN)连接，第一NMOS晶体管的漏端与第二NMOS晶体管的源端、第三NMOS晶体管的源端和第七NMOS晶体管的源端相连接；第二NMOS晶体管的栅端接电压输入端，第二NMOS晶体管的漏端与第四NMOS晶体管的源端相连接；第三NMOS晶体管的漏端与第五NMOS晶体管的源端相连接且共同与电压输出端相连接，第三NMOS晶体管的栅端与电压输出端相连接；第四NMOS晶体管的漏端与电源相连接；第四NMOS晶体管的栅端与第五NMOS晶体管的栅端相连接且共同与第六PMOS晶体管的漏端、第七NMOS晶体管的漏端相连接；第五NMOS晶体管的漏端与电源相连接；第六PMOS晶体管的栅端与第二偏置电压(VBP)相连接，第六PMOS晶体管的源端与电源相连接；第七NMOS晶体管的栅端与电压输出端相连接；第三NMOS晶体管、第七NMOS晶体管、第六PMOS晶体管和第五NMOS晶体管构成负反馈环路，使得所述电压输出端所输出的电压趋于稳定；第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管构成一个反馈环路，使得稳定后的所述电压输出端所输出的电压与所述电压输入端所输入的电压相等。...

【技术特征摘要】
1.一种快速提升输出电流的电压缓冲电路，其特征在于，包括：第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管，第五NMOS晶体管，第六PMOS晶体管和第七NMOS晶体管；其中，第一NMOS晶体管的源端接地，第一NMOS晶体管的栅端与第一偏置电压(VBN)连接，第一NMOS晶体管的漏端与第二NMOS晶体管的源端、第三NMOS晶体管的源端和第七NMOS晶体管的源端相连接；第二NMOS晶体管的栅端接电压输入端，第二NMOS晶体管的漏端与第四NMOS晶体管的源端相连接；第三NMOS晶体管的漏端与第五NMOS晶体管的源端相连接且共同与电压输出端相连接，第三NMOS晶体管的栅端与电压输出端相连接；第四NMOS晶体管的漏端与电源相连接；第四NMOS晶体管的栅端与第五NMOS晶体管的栅端相连接且共同与第六PMOS晶体管的漏端、第七NMOS晶体管的漏端相连接；第五NMOS晶体管的漏端与电源相连接；第六PMOS晶体管的栅端与第二偏置电压(VBP)相连接，第六PMOS晶体管的源端与电源相连接；第七NMOS晶体管的栅端与电压输出端相连接；第三NMOS晶体管、第七NMOS晶体管、第六PMOS晶体管和第五NMOS晶体管构成负反馈环路，使得所述电压输出端所输出的电压趋于稳定；第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管构成一个反馈环路，使得稳定后的所述电压输出端所输出的电压与所述电压输入端所输入的电压相等。2.根据权利要求1所述的快速提升输出电流的电压缓冲电路，其特征在于，还具有电容，电容的一端与电源相连接，另一端与所述第四NMOS晶体管的栅端、所述第五NMOS晶体管的栅端共同连接。3.根据权利要求1所述的快速提升输出电流的电压缓冲电路，其特征在于，还具有电容，电容的一端接地，另一端与第四NMOS晶体管的栅端、第五NMOS晶体管的栅端共同连接。4.根据权利要求2或3所述的快速提升输出电流的电压缓冲电路，其特征在于，所述电容为MOS电容。5.根据权利要求4所述的快速提升输出电...

【专利技术属性】
技术研发人员：何学红，杨海玲，张启帆，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31