一种高可靠高压大电流机电伺服驱动器制造技术

一种高可靠高压大电流机电伺服驱动器，其中的IGBT在关断过程中产生在集电极和发射极之间的尖峰电压可以被有效抑制，同时伴随尖峰电压之后的由于母线电感过大引起的波动电压的峰值也可以得到抑制，确保了机电伺服驱动器的高可靠，其中的IGBT驱动电路在接收到低电平输入后，不直接输出‑8V电平进行关断，而是输出一小段时间的+14.5V和+7V间的某一个中间电平，比如+9V，再输出‑8V进行关断。由于IGBT的集电极电流与门极开通电压成正比，+9V的门极电平会将IGBT的集电极电流限制在一个较低的值，随后驱动电路再输出‑8V关断IGBT时，产生的电流变化率就不会过大，即实现了对尖峰电压的抑制，保护了IGBT的安全。

【技术实现步骤摘要】

本专利技术涉及一种伺服驱动器，尤其是一种高可靠高压大电流机电伺服驱动器，属于机电伺服驱动器

技术介绍
航天飞行器用机电伺服系统主要包括伺服电源、伺服控制驱动器、伺服电机和伺服机构等四部分，其中伺服驱动器用于驱动伺服电机。目前伺服驱动器普遍采用三相全桥主电路完成对电机的驱动，三相全桥电路由功率器件IGBT模块实现。随着机电伺服功率等级的提升，机电伺服驱动器的工作电压和三相电流在不断攀升，在航天应用中，目前伺服驱动器最高工作电压达到400VDC，相电流可以达到200Arms，在功率器件IGBT关断过程中，由于母线回路的杂散电感的存在，会在功率管CE极间产生尖峰电压，此尖峰电压与相电流变化率成正比，即工作电流越大，变化越快，则尖峰电压越高，在IGBT发生短路故障的时候此电压会更高，对IGBT的器件安全运行产生很大威胁。目前伺服驱动器内部的三相全桥主电路的每个桥臂上通过并联吸收电容完成尖峰电压的抑制。这样的设计存在的问题是，并联吸收电容可用于抑制尖峰电压，但由于吸收电容的存在，IGBT的CE极间形成尖峰电压后还会产生波动电压，该波动电压的峰值其中LDC为母线回路的杂散电感，Cs为吸收电容容值，ic为相电流，对于航天用大电流伺服驱动器，母线电缆通常较长，形成较大的回路电感LDC较大，且ic也较大，形成的波动电压峰值也会很高，对IGBT形成持续性冲击，严重时导致IGBT过压损坏，不利于系统的高可靠运行。另外，在现有的IGBT驱动电路中，关断方式为直接关断，即驱动电路接收到输入PWM的关断信号后，立即在输出端输出关断信号，这样的关断方式导致IGBT的集电极电流变化率非常大，对于小功率的伺服控制驱动器来说影响不大，但是对于高压大电流伺服控制驱动器来说，会带来可靠性的降低。
技术实现思路
本专利技术解决的技术问题为：克服现有技术不足，提供一种高可靠高压大电流机电伺服驱动器，对于工作电压高、相电流大的工作条件，进行了尖峰电压的有效抑制，确保了高压大电流伺服驱动器的高可靠运行。本专利技术解决的技术方案为：一种高可靠高压大电流机电伺服驱动器，包括：叠层母排、支撑电容、吸收电容、IGBT及其驱动电路；IGBT及其驱动电路为N组(优选6组)，每组IGBT及其驱动电路包括IGBT驱动电路、IGBT；每个IGBT的门极连接IGBT驱动电路的输出端OUT，每两个IGBT组成一个半桥模块，一个半桥模块中的两个IGBT分别记为第一IGBT和第二IGBT，第一IGBT的发射级和第二IGBT的集电极相连，记为U相，同时连接外部三相驱动电机绕组的一相；同理，其它两个半桥模块的分别连接外部三相驱动电机绕组的另外两相，记为V相和W相；叠层母排的底侧设有三组端子，记为内部端子，内部端子分为正端和负端，内部端子的正端和负端分别与IGBT的正、负端子连接；叠层母排上侧引出两个端子，记为外接端子，分别为正端子和负端子，正端子通过叠层母排与每组内部端子的正端相连，负端子通过叠层母排与每组内部端子的负端相连；叠层母排如图1所示。外接端子用于与外部连接器相连；叠层母排上布置安装支撑电容和吸收电容；第一IGBT的集电极连接叠层母排的内部端子的正端，第二IGBT的集电极连接叠层母排的内部端子的负端，每个半桥模块对应一个吸收电容，该吸收电容并联在对应的半桥模块的第一IGBT的集电极和第二IGBT的发射极之间；叠层母排的三组内部端子的正端连接在一起，叠层母排的三组内部端子的负端连接在一起，使每个半桥模块的第一IGBT的集电极通过叠层母排连接，并使每个半桥模块的第二IGBT的发射极通过叠层母排连接；支撑电容为两个，每个支撑电容均并联在叠层母排的三组内部端子的正端和负端之间；伺服驱动器布局方式如图2所示。IGBT驱动电路包括：FPGA、晶振、比较器A1、放大器A2、功率放大模块、放大器A3、NMOS管M1、NMOS管M2、电阻R、NMOS管M3、电容C、齐纳二极管ZD、受控电流源1、受控电流源2、电源管理模块；FPGA包括一个与门、逻辑处理模块和检测控制模块；与门的一个输入连接控制信号IN_PWM，晶振给FPGA提供时钟，逻辑处理电路的输入连接与门的输出，逻辑处理模块能够输出两路信号，其中第一路信号与输入信号电平相同；逻辑处理模块的两路输出分别作为功率放大模块的两路输入，功率放大模块对两路输入的信号进行功率放大后，输出两路放大后的信号，其中第一路送至NMOS管M1的栅极，第二路送至NMOS管M2的栅极；NMOS管M1的漏极连接外部+15V电源，NMOS管M2的源极连接外部-8V电源，NMOS管M1的源极和NMOS管M2的漏级相连，作为IGBT驱动电路的输出端OUT，电阻R并联在NMOS管M2的漏级和源极之间；FPGA的检测控制模块的一个输出连接电源管理模块，为电源管理模块提供选择指令信号；检测控制模块的一个输入连接控制信号IN_PWM，检测控制模块的另一个输出连接放大器A2的输入，放大器A2的输出连接NMOS管M3的栅极，检测控制模块的输出选择指令信号连接至电源管理模块的输入，电源管理模块的一个输出连接到受控电流源1的输入，另一个输出连接到受控电流源2的输入，受控电流源1的输出和受控电流源2的输出连接到NMOS管M3的漏级和比较器A1的正输入端，NMOS管M3的源级接地，电容C并联在NMOS管M3的漏级和源级之间，齐纳二极管ZD的正极连接NMOS管M3的源级，齐纳二极管ZD的负极连接NMOS管M3的漏级；比较器A1的负输入端连接外部+7V电源，NMOS管M3的漏级还连接功率放大器A3的输入，功率放大器A3的输出连接到IGBT驱动电路的输出端OUT，比较器A1的输出连接与门的另一个输入端和检测控制模块的另一个输入，电路如图3所示。所述输出端OUT为IGBT提供驱动信号。所述当FPGA的检测控制模块检测到IN_PWM输入高电平时，发出控制信号经过放大器A2放大送至NMOS管M3的栅极，使NMOS管M3开通，对电容C进行放电，放电时间在FPGA中设定，确保电容完全放电，然后FPGA的检测控制模块发出关断信号，经过放大器A2放大后送至NMOS管M3的栅极，使NMOS管M3关断，同时FPGA的检测控制模块发出选择指令信号给电源管理模块，电源管理模块输出控制受控电流源1提供恒流源为电容C进行充电，当电容C上的电压超过7V后，比较器A1输出电平的变化被FPGA的检测控制模块检测到后，FPGA的检测控制模块向电源管理模块重新发出选择指令信号，电源管理模块输出信号切断受控电流源1的输出，并开启受控电流源2的输出，受控电流源2的电流比受控电流源1的输出电流大，将电容C的电压充至齐纳二极管的稳压值，在开启受控电流源2的输出后，经过设定的确保电容C充至稳压值的时间后，FPGA的逻辑处理模块发出驱动信号经过功率放大模块放大后送至NMOS管M1的栅极，将NMOS管M1打开，并将NMOS管M2关断，OUT输出高电平+15V，驱动IGBT打开。从所述NMOS管M3开通的同时FPGA利用晶振提供的时钟开始进行计时，到所述开启受控电流源2的输出后电容C充至稳压值后停止计时，记该时间为t；当IN_PWM输入低电平给FPGA的与门后，与门输出给逻辑处理模块的输入，逻辑处理模块输出经过功率放大模块放大后输本文档来自技高网...

【技术保护点】
一种高可靠高压大电流机电伺服驱动器，其特征在于：包括叠层母排、支撑电容、吸收电容、IGBT及其驱动电路；IGBT及其驱动电路为N组，每组IGBT及其驱动电路包括IGBT驱动电路、IGBT；每个IGBT的门极连接IGBT驱动电路的输出端OUT，每两个IGBT组成一个半桥模块，一个半桥模块中的两个IGBT分别记为第一IGBT和第二IGBT，第一IGBT的发射级和第二IGBT的集电极相连，记为U相，同时连接外部三相驱动电机绕组的一相；同理，其它两个半桥模块的分别连接外部三相驱动电机绕组的另外两相，记为V相和W相；叠层母排的底侧设有三组端子，记为内部端子，内部端子分为正端和负端，内部端子的正端和负端分别与IGBT的正、负端子连接；叠层母排上侧引出两个端子，记为外接端子，分别为正端子和负端子，正端子通过叠层母排与每组内部端子的正端相连，负端子通过叠层母排与每组内部端子的负端相连；外接端子用于与外部连接器相连；叠层母排上布置安装支撑电容和吸收电容；第一IGBT的集电极连接叠层母排的内部端子的正端，第二IGBT的集电极连接叠层母排的内部端子的负端，每个半桥模块对应一个吸收电容，该吸收电容并联在对应的半桥模块的第一IGBT的集电极和第二IGBT的发射极之间；叠层母排的三组内部端子的正端连接在一起，叠层母排的三组内部端子的负端连接在一起，使每个半桥模块的第一IGBT的集电极通过叠层母排连接，并使每个半桥模块的第二IGBT的发射极通过叠层母排连接；支撑电容为两个，每个支撑电容均并联在叠层母排的三组内部端子的正端和负端之间；IGBT驱动电路包括：FPGA、晶振、比较器A1、放大器A2、功率放大模块、放大器A3、NMOS管M1、NMOS管M2、电阻R、NMOS管M3、电容C、齐纳二极管ZD、受控电流源1、受控电流源2、电源管理模块；FPGA包括一个与门、逻辑处理模块和检测控制模块；与门的一个输入连接控制信号IN_PWM，晶振给FPGA提供时钟，逻辑处理电路的输入连接与门的输出，逻辑处理模块能够输出两路信号，其中第一路信号与输入信号电平相同；逻辑处理模块的两路输出分别作为功率放大模块的两路输入，功率放大模块对两路输入的信号进行功率放大后，输出两路放大后的信号，其中第一路送至NMOS管M1的栅极，第二路送至NMOS管M2的栅极；NMOS管M1的漏极连接外部+15V电源，NMOS管M2的源极连接外部‑8V电源，NMOS管M1的源极和NMOS管M2的漏级相连，作为IGBT驱动电路的输出端OUT，电阻R并联在NMOS管M2的漏级和源极之间；FPGA的检测控制模块的一个输出连接电源管理模块，为电源管理模块提供选择指令信号；检测控制模块的一个输入连接控制信号IN_PWM，检测控制模块的另一个输出连接放大器A2的输入，放大器A2的输出连接NMOS管M3的栅极，检测控制模块的输出选择指令信号连接至电源管理模块的输入，电源管理模块的一个输出连接到受控电流源1的输入，另一个输出连接到受控电流源2的输入，受控电流源1的输出和受控电流源2的输出连接到NMOS管M3的漏级和比较器A1的正输入端，NMOS管M3的源级接地，电容C并联在NMOS管M3的漏级和源级之间，齐纳二极管ZD的正极连接NMOS管M3的源级，齐纳二极管ZD的负极连接NMOS管M3的漏级；比较器A1的负输入端连接外部+7V电源，NMOS管M3的漏级还连接功率放大器A3的输入，功率放大器A3的输出连接到IGBT驱动电路的输出端OUT，比较器A1的输出连接与门的另一个输入端和检测控制模块的另一个输入。...

【技术特征摘要】
1.一种高可靠高压大电流机电伺服驱动器，其特征在于：包括叠层母排、支撑电容、吸收电容、IGBT及其驱动电路；IGBT及其驱动电路为N组，每组IGBT及其驱动电路包括IGBT驱动电路、IGBT；每个IGBT的门极连接IGBT驱动电路的输出端OUT，每两个IGBT组成一个半桥模块，一个半桥模块中的两个IGBT分别记为第一IGBT和第二IGBT，第一IGBT的发射级和第二IGBT的集电极相连，记为U相，同时连接外部三相驱动电机绕组的一相；同理，其它两个半桥模块的分别连接外部三相驱动电机绕组的另外两相，记为V相和W相；叠层母排的底侧设有三组端子，记为内部端子，内部端子分为正端和负端，内部端子的正端和负端分别与IGBT的正、负端子连接；叠层母排上侧引出两个端子，记为外接端子，分别为正端子和负端子，正端子通过叠层母排与每组内部端子的正端相连，负端子通过叠层母排与每组内部端子的负端相连；外接端子用于与外部连接器相连；叠层母排上布置安装支撑电容和吸收电容；第一IGBT的集电极连接叠层母排的内部端子的正端，第二IGBT的集电极连接叠层母排的内部端子的负端，每个半桥模块对应一个吸收电容，该吸收电容并联在对应的半桥模块的第一IGBT的集电极和第二IGBT的发射极之间；叠层母排的三组内部端子的正端连接在一起，叠层母排的三组内部端子的负端连接在一起，使每个半桥模块的第一IGBT的集电极通过叠层母排连接，并使每个半桥模块的第二IGBT的发射极通过叠层母排连接；支撑电容为两个，每个支撑电容均并联在叠层母排的三组内部端子的正端和负端之间；IGBT驱动电路包括：FPGA、晶振、比较器A1、放大器A2、功率放大模块、放大器A3、NMOS管M1、NMOS管M2、电阻R、NMOS管M3、电容C、齐纳二极管ZD、受控电流源1、受控电流源2、电源管理模块；FPGA包括一个与门、逻辑处理模块和检测控制模块；与门的一个输入连接控制信号IN_PWM，晶振给FPGA提供时钟，逻辑处理电路的输入连接与门的输出，逻辑处理模块能够输出两路信号，其中第一路信号与输入信号电平相同；逻辑处理模块的两路输出分别作为功率放大模块的两路输入，功率放大模块对两路输入的信号进行功率放大后，输出两路放大后的信号，其中第一路送至NMOS管M1的栅极，第二路送至NMOS管M2的栅极；NMOS管M1的漏极连接外部+15V电源，NMOS管M2的源极连接外部-8V电源，NMOS管M1的源极和NMOS管M2的漏级相连，作为IGBT驱动电路的输出端OUT，电阻R并联在NMOS管M2的漏级和源极之间；FPGA的检测控制模块的一个输出连接电源管理模块，为电源管理模块提供选择指令信号；检测控制模块的一个输入连接控制信号IN_PWM，检测控制模块的另一个输出连接放大器A2的输入，放大器A2的输出连接NMOS管M3的栅极，检测控制模块的输出选择指令信号连接至电源管理模块的输入，电源管理模块的一个输出连接到受控电流源1的输入，另一个输出连接到受控电流源2的输入，受控电流源1的输出和受控电流源2的输出连接到NMOS管M3的漏级和比较器A1的正输入端，NMOS管M3的源级接地，电容C并联在NMOS管M3的漏级和源级之间，齐纳二极管ZD的正极连接NMOS管M3的源级，齐纳二极管ZD的负极连接NMOS管M3的漏级；比较器A1的负输入端连接...

【专利技术属性】
技术研发人员：傅捷，郑再平，任丽平，李建明，闫丽媛，周海平，
申请(专利权)人：北京精密机电控制设备研究所，
类型：发明
国别省市：北京;11