固态成像元件及其制造方法技术

本发明专利技术涉及一种固态成像元件及其制造方法。所述固态成像元件包括：P阱(12)；栅极绝缘膜(19)；栅电极(20)；P+型的钉扎层(22)，其位于与所述栅电极的第一端部(20a)相比靠外侧的P阱内；P－型杂质区域(17)，其至少位于与栅电极的第一端部相比靠内侧的P阱内，且与钉扎层相接；N－型杂质区域(15a)，其与P－型杂质区域(17)相接且与栅极绝缘膜相接；N－－型杂质区域(15)，其在俯视观察时包围N－型杂质区域(15a)的至少一部分。

【技术实现步骤摘要】

本专利技术涉及一种固态成像元件及其制造方法。
技术介绍
虽然固态成像元件目前以CCD(Charge-coupled Device：电荷耦合元件)为主流，但能够以低压进行驱动并且也能够混装周边电路的CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)传感器的发展较为显著。CMOS传感器被实施由完全传输技术、暗电流防止结构等工艺上的对策和CDS(Correlated Double Sampling：相关双采样)等电路对策而实现的噪声对策等，从而如今被改善为可以说是与CCD同等的画质，并成长为在质、量上均超过CCD的设备。虽然CMOS传感器的飞跃的较大原因是画质被大幅度改善，但其改善的主要原因为电荷传输技术的改善。在专利文献1、2中公开了该电荷传输的改善技术。图13(A)为表示现有的固态成像元件的剖视图，图13(B)为从图13(A)所示的X向Y传输电荷时的开启(ON)时与关闭(OFF)时的电势图。图13(A)所示的固态成像元件具有N型硅基板101、被形成在N型硅基板101内的P阱(P－－)102。在P阱102上形成有栅极绝缘膜106，在栅极绝缘膜106上形成有传输栅电极107。在与传输栅电极107的第一端部107a相比靠外侧的P阱102内，形成有钉扎(pinning)层(P+)104，在位于钉扎层104的下方的P阱102内，形成有N-型杂质区域103的扩散层。在位于传输栅电极107的第二端部107b的下方的P阱102内，形成有N+型杂质区域(浮置扩散)105的扩散层。在上述现有的固态成像元件中，采用如下结构，即，使构成传输栅电极107的第一端部的下方的光电二极管的N-型杂质区域103的一部分向传输栅电极107的下方突出。虽然该结构的要点在于避免传输障碍，但在该结构中会出现如下课题，即，当N-型杂质区域103的向传输栅电极107侧的突出量
变得过大时，将会产生势阱(凹陷(dip))。在该情况下，在实施电荷传输108时，电荷将被势阱捕获，从而出现发生传输不良的问题(参照图13(B))。另一方面，如图14(A)所示，在N-型杂质区域103a的向传输栅电极107侧的突出量较少的情况下，会出现由于势垒(barrier)而发生电荷传输不良的课题(参照图14(B))。图14(A)为表示其他的现有的固态成像元件的剖视图，图14(B)为从图14(A)所示的X向Y传输电荷时的开启时与关闭时的电势图。图14(A)所示的固态成像元件在N-型杂质区域103a的一部分向传输栅电极107的下方突出的突出量几乎不存在这一点上与图13(A)的固态成像元件不同，其他部分均相同。如以上所说明的那样，以不产生势阱(参照图13(B))以及势垒(参照图14(B))这两者的方式，控制性良好地形成N-型杂质区域103、103a的向传输栅电极107侧的突出量是较为困难的。尤其是控制性较好地实现在以低电压来实施电荷传输的情况下，将势阱及势垒均避开的结构是较为困难的。专利文献1：日本特许第3403061号公报专利文献2：日本特许第3600430号公报
技术实现思路
本专利技术的几个方式涉及一种能够在实施电荷传输时对势阱及势垒这两者的产生进行抑制的固态成像元件及其制造方法。本专利技术的一个方式为固态成像元件，其特征在于，包括：第一导电型的半导体层；栅极绝缘膜，其位于所述半导体层上；栅电极，其位于所述栅极绝缘膜上；第一导电型的第一杂质区域，其位于与所述栅电极的第一端部相比靠外侧的所述半导体层内；第一导电型的第二杂质区域，其至少位于与所述栅电极的第一端部相比靠内侧的所述半导体层内，且与所述第一杂质区域相接；第二导电型的第三杂质区域，其位于所述第二杂质区域的下方的所述半导体层内，且与所述第二杂质区域相接并且与所述栅极绝缘膜相接；第二导电型的第五杂质区域，其位于所述第一杂质区域及所述第三杂质区域的下方的所述半导体层内，且在俯视观察时包围所述第三杂质区域的至少一部分；第二导电型的第四杂质区域，其位于所述栅电极的第二端部的下方的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、
所述第三杂质区域、所述半导体层，且所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低。根据上述本专利技术的一个方式，由于第三杂质区域与栅极绝缘膜相接，因此能够对实施电荷传输时的势垒的产生进行抑制。此外，由于第二杂质区域至少位于与栅电极的第一端部相比靠内侧的半导体层内，从而能够对实施电荷传输时的势阱的产生进行抑制。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，所述第二杂质区域位于所述第一杂质区域的下方。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，所述第二杂质区域不位于所述栅电极的所述第一端部的外侧。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述第五杂质区域、所述半导体层。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，在俯视观察时，所述第三杂质区域的至少一部分与所述第五杂质区域的一部分重叠。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，所述第五杂质区域与所述第一杂质区域及所述第三杂质区域分别相接。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，所述半导体层为第一导电型的阱，所述第一导电型的阱位于半导体基板内。此外，本专利技术的一个方式为固态成像元件，其特征在于，在上述本专利技术的一个方式中，所述半导体层为第一导电型的半导体基板。本专利技术的一个方式为固态成像元件的制造方法，其特征在于，包括：在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序；通过在所述半导体层上形成光刻胶，并以所述光刻胶作为掩膜而向第一方向注入第二导电型的杂质离子，从而在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序；通过以所述光刻胶作为
掩膜而向第二方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序；将所述光刻胶去除的工序；在所述半导体层上形成栅极绝缘膜的工序；在所述栅极绝缘膜上形成栅电极的工序；通过以所述栅电极作为掩膜，并以所述栅电极的第一端部作为第一掩膜端部而注入第一导电型杂质离子，从而在与所述栅电极的所述第一端部相比靠外侧的所述半导体层内形成第一导电型的第一杂质区域的工序；通过以所述栅电极作为掩膜，并以所述栅电极的第二端部作为第二掩膜端部而注入第二导电型的杂质离子，从而在所述栅电极的所述第二端部的下方的所述半导体层内形成第二导电型的第四杂质区域的工序，所述第二杂质区域与所述第一杂质区域相接，且至少被形成在与所述栅电极的所述第一端部相比靠内侧的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向本文档来自技高网...

【技术保护点】
一种固态成像元件，其特征在于，包括：第一导电型的半导体层；栅极绝缘膜，其位于所述半导体层上；栅电极，其位于所述栅极绝缘膜上；第一导电型的第一杂质区域，其位于与所述栅电极的第一端部相比靠外侧的所述半导体层内；第一导电型的第二杂质区域，其至少位于与所述栅电极的第一端部相比靠内侧的所述半导体层内，且与所述第一杂质区域相接；第二导电型的第三杂质区域，其位于所述第二杂质区域的下方的所述半导体层内，且与所述第二杂质区域相接并且与所述栅极绝缘膜相接；第二导电型的第五杂质区域，其位于所述第一杂质区域及所述第三杂质区域的下方的所述半导体层内，且在俯视观察时包围所述第三杂质区域的至少一部分；第二导电型的第四杂质区域，其位于所述栅电极的第二端部的下方的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，且所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低。

【技术特征摘要】
2015.03.19 JP 2015-0556951.一种固态成像元件，其特征在于，包括：第一导电型的半导体层；栅极绝缘膜，其位于所述半导体层上；栅电极，其位于所述栅极绝缘膜上；第一导电型的第一杂质区域，其位于与所述栅电极的第一端部相比靠外侧的所述半导体层内；第一导电型的第二杂质区域，其至少位于与所述栅电极的第一端部相比靠内侧的所述半导体层内，且与所述第一杂质区域相接；第二导电型的第三杂质区域，其位于所述第二杂质区域的下方的所述半导体层内，且与所述第二杂质区域相接并且与所述栅极绝缘膜相接；第二导电型的第五杂质区域，其位于所述第一杂质区域及所述第三杂质区域的下方的所述半导体层内，且在俯视观察时包围所述第三杂质区域的至少一部分；第二导电型的第四杂质区域，其位于所述栅电极的第二端部的下方的所述半导体层内，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述半导体层，且所述第一杂质区域、所述第二杂质区域、所述半导体层的杂质浓度依次降低，并且所述第五杂质区域与所述第三杂质区域相比杂质浓度较低。2.如权利要求1所述的固态成像元件，其特征在于，所述第二杂质区域位于所述第一杂质区域的下方。3.如权利要求1所述的固态成像元件，其特征在于，所述第二杂质区域不位于所述栅电极的所述第一端部的外侧。4.如权利要求1所述的固态成像元件，其特征在于，从与所述栅电极的所述第一端部相比靠外侧起朝向所述栅电极的所述第二端部的下方，依次设置有所述第一杂质区域、所述第二杂质区域、所述第三杂质区域、所述第五杂质区域、所述半导体层。5.如权利要求1至4中任一项所述的固态成像元件，其特征在于，在俯视观察时，所述第三杂质区域的至少一部分与所述第五杂质区域的一部分重叠。6.如权利要求1至5中任一项所述的固态成像元件，其特征在于，所述第五杂质区域与所述第一杂质区域及所述第三杂质区域分别相接。7.如权利要求1至6中任一项所述的固态成像元件，其特征在于，所述半导体层为第一导电型的阱，所述第一导电型的阱位于半导体基板内。8.如权利要求1至7中任一项所述的固态成像元件，其特征在于，所述半导体层为第一导电型的半导体基板。9.一种固态成像元件的制造方法，其特征在于，包括：在第一导电型的半导体层内形成第二导电型的第五杂质区域的工序；通过在所述半导体层上形成光刻胶，并以所述光刻胶作为掩膜而向第一方向注入第二导电型的杂质离子，从而在所述半导体层内，于与所述第五杂质区域相比较浅的位置处形成第二导电型的第三杂质区域的工序；通过以所述光刻胶作为掩膜而向第二方向注入第一导电型的杂质离子，从而在所述半导体层内形成第一导电型的第二杂质区域的工序；将所述光刻胶去除的工序；在所述半导体层上形成栅极绝缘膜的工序；在所述栅极绝缘膜上形成栅电极的工序；通过以所述...

【专利技术属性】
技术研发人员：桑沢和伸，中村纪元，関泽充生，远藤刚廣，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本;JP