本发明专利技术涉及高带宽存储器和少故障差分异或，提供了一种高带宽多读存储设备，包括多个存储块、多个地址输入总线和多个输出数据总线。存储块包括辅助性存储块，且每个存储块包括几个包括辅助性存储子块的存储子块。输出数据总线输出与地址相对应的数据，该地址在多读操作期间与地址输入总线相对应。地址与存储块的存储子块的单个存储子块相对应。本发明专利技术还提供了包括选择逻辑电路、预充电路和多路复用器的差分异或电路。该选择逻辑电路提供与单端输入信号相对应的互补输出信号。在评估阶段，多路复用器提供差分输出信号。
【技术实现步骤摘要】
相关申请的交叉引用依据《美国法典》第三十五章，第一百一十九条，本申请要求于2015年2月19日提交的美国临时专利申请62/118,454优先权的权益，此处通过引用将其全部内容结合与此。
本描述一般涉及存储器电路，并且更具体而言，但非排外地，涉及高带宽存储器和少故障差分异或(Exclusive OR，XOR)。
技术介绍
需要高存储器带宽的网络处理器可使用相当大且实现昂贵的多端口存储器位单元。例如，基于多端口存储器位单元的寄存器文件存储器可使用4端口存储器位单元(每个使用4组通门)或4读端口存储器位单元(使用4组串行晶体管(例如NFET)为读端口和通门为写端口)。但是，这些位单元大体面积昂贵，且最常被用于小容量寄存器文件应用。现有的位单元和相关的存储器架构不适用于网络处理器所需要的大容量存储器。
技术实现思路
根据本专利技术示例性实施例，提供了一种高带宽多读存储设备，设备包括：多个存储块，多个存储块中的每个存储块包括多个存储子块，其中，多个存储块包括辅助性存储块，多个存储子块包括辅助性存储子块；多个地址输入总线：以及多个输出数据总线，配置为输出与多个地址相对应的
数据，其中，在多读操作期间，多个地址与多个地址输入总线相对应；其中，多个地址与多个存储块中的一个存储块的多个存储子块中的单个存储子块相对应。多个输出数据总线中的至少部分输出数据总线配置为通过一个或多个异或门耦合至除单个存储子块外的至少两个存储子块。多个输出数据总线的第一输出数据总线配置为输出与多个地址的第一地址相对应的数据，第一地址在多读操作期间与多个地址输入总线的第一地址输入总线相对应，其中，辅助性存储子块中的不是所述辅助性存储块的一部分的各个辅助性存储子块配置为包含主要辅助性数据，并且其中，至少一个异或门配置为提供主要辅助性数据，且配置为在写操作期间，接收来自多个存储块中的不同块的多个存储子块中的至少两个存储子块的输入数据，多个存储子块中的至少两个存储子块包括各辅助性存储子块。作为辅助性存储块的一部分的每个辅助性存储子块配置为包含次级辅助性数据，其中至少一个异或门配置为提供次级辅助性数据，且配置为在写操作期间，接收来自多个存储块中的至少两个存储块的多个存储子块中的至少两个存储子块的输入数据。辅助性存储块的最后一个辅助性存储子块配置为包含三级辅助性数据，其中，至少一个异或门配置为提供三级辅助性数据，且配置为在写操作期间，接收来自辅助性存储块的至少两个存储子块的输入数据。第二输出数据总线配置为输出与多个地址的第二地址相对应的数据，第二地址在多读操作期间与第二地址输入总线相对应，其中，第二输出数据总线耦合至第一读异或门，第一读异或门配置为接收来自多个存储块中的第一存储块的一个存储子块的数据和多个存储块中的第一存储块的一
个辅助性存储子块的数据，其中，第一存储块的一个存储子块和第一存储块的一个辅助性存储子块不同。多个输出数据总线的第三输出数据总线配置为输出与多个地址的第三地址相对应的数据，第三地址在多读操作期间与多个地址输入总线的第三地址输入总线相对应，其中，第三输出数据总线耦合至第二读异或门，第二读异或门配置为接收来自多个存储块中的第二存储块的一个存储子块的数据和第二存储块的一个辅助性存储子块的数据，其中，第二存储块的一个存储子块和第二存储块的一个辅助性存储子块不同。该设备进一步包括与多个存储子块的每个存储子块相对应的数据输出路径，其中，数据输出路径包括耦合至输出异或门的多路复用器，其中，多个输出异或门连接形成菊花链异或树，并且其中，存储子块的感测放大器配置为将数据传至菊花链异或树的一个异或门中。根据本专利技术示例性实施例，提供了一种差分异或电路，电路包括：选择逻辑电路，配置为接收单端输入信号和时钟信号，以及提供与单端输入信号相对应的互补输出信号；预充电路，配置为在预充电阶段，为输出节点预充电；以及多路复用器，配置为接收差分输入信号和互补输出信号，以及在评估阶段，在输出节点提供差分输出信号。差分输出信号配置为依赖于单端输入信号，并且其中，差分输出信号包括差分输入信号或差分输入信号的互补中的一个。预充阶段和评估阶段基于时钟信号的不同状态，并且其中，电路在多个异或阶段实现。选择逻辑电路包括两个反相器和一个或多个包括NAND或NOR门的逻辑门，其中，多路复用器包括两个交叉耦合MOS通门，并且其中，预
充电路包括至少两个MOS晶体管，至少两个MOS晶体管在至少两个MOS晶体管的共栅节点接收时钟信号。根据本专利技术示例性实施例，提供了一种用于提供高带宽多读存储设备的方法，方法包括：将存储设备分割为多个存储块，多个存储块的每个存储块包括多个存储子块，其中，多个存储块包括辅助性存储块，多个存储子块包括辅助性存储子块；以及配置存储设备的多个输出数据总线以输出与多个地址相对应的数据，其中，多个地址在多读操作期间与多个地址输入总线相对应；其中，多个地址与多个存储块中的一个存储块的多个存储子块中的单个存储子块相对应。该方法进一步包括通过一个或多个异或门将多个输出数据总线中的至少部分输出数据总线配置为耦合至除单个存储子块外的多个存储子块中的至少两个存储子块。该方法进一步包括：配置多个输出数据总线的第一输出数据总线以输出与多个地址的第一地址相对应的数据，其中，第一地址在多读操作期间与多个地址输入总线的第一地址输入总线相对应；在写操作期间，向不是辅助性存储块的一部分的各辅助性存储子块内写入主要辅助性数据；以及配置至少一个异或门，以提供主要辅助性数据且在写操作期间接收来自包括各辅助性存储子块的各自存储块的多个存储子块中的至少两个存储子块的输入数据。该方法进一步包括：在写操作期间，向作为辅助性存储块的一部分的每个辅助性存储子块内写入次级辅助性数据；配置至少一个异或门，以提供次级辅助性数据，且在写操作期间，接收来自多个存储块中的至少两个存储块的多个存储子块中的至少两个存储子块的输入数据。该方法进一步包括：在写操作期间，向辅助性存储块的最后一个辅助性存储子块内写入三级辅助性数据；以及配置至少一个异或门，以提供三
级辅助性数据，且在写操作期间，接收来自辅助性存储块的至少两个存储子块的数据。该方法进一步包括：配置多个输出数据总线的第二输出数据总线，以通过将多个输出数据总线的第二输出数据总线耦合至第一读异或门，输出与多个地址的第二地址相对应的数据，第二地址在多读操作期间与多个地址输入总线的第二地址输入总线相对应，其中，第一读异或门配置为接收来自多个存储块中的第一存储块的一个存储子块的数据和第一存储块的一个辅助性存储子块的数据，其中，第一存储块的一个存储子块与第一存储块的一个辅助性存储子块不同。该方法进一步包括：配置第三输出数据总线，以通过将第三输出地址总线耦合至第二读异或门，输出与多个地址的第三地址相对应的数据，第三地址在多读操作期间与第三地址输入总线相对应，其中，第二读异或门配置为接收来自多个存储块中的第二存储块的一个存储子块的数据和第二存储块的一个辅助性存储子块的数据，其中，第二存储块的一个存储子块与第二存储块的一个辅助性存储子块不同。该方法进一步包括：通过将多路复用器耦合至一个输出异或门、并连接多个输出异或门形成菊花链异或树，提供与多个存储子本文档来自技高网...
【技术保护点】
一种高带宽多读存储设备，所述设备包括：多个存储块，所述多个存储块中的每个存储块包括多个存储子块，其中，所述多个存储块包括辅助性存储块，所述多个存储子块包括辅助性存储子块；多个地址输入总线：以及多个输出数据总线，配置为输出与多个地址相对应的数据，其中，在多读操作期间，所述多个地址与所述多个地址输入总线相对应；其中，所述多个地址与所述多个存储块中的一个存储块的所述多个存储子块中的单个存储子块相对应。
【技术特征摘要】
2015.02.19 US 62/118,454;2015.03.10 US 14/644,1141.一种高带宽多读存储设备，所述设备包括：多个存储块，所述多个存储块中的每个存储块包括多个存储子块，其中，所述多个存储块包括辅助性存储块，所述多个存储子块包括辅助性存储子块；多个地址输入总线：以及多个输出数据总线，配置为输出与多个地址相对应的数据，其中，在多读操作期间，所述多个地址与所述多个地址输入总线相对应；其中，所述多个地址与所述多个存储块中的一个存储块的所述多个存储子块中的单个存储子块相对应。2.根据权利要求1所述的设备，其中，所述多个输出数据总线中的至少部分输出数据总线配置为通过一个或多个异或门耦合至除所述单个存储子块外的至少两个存储子块。3.根据权利要求1所述的设备，其中，所述多个输出数据总线的第一输出数据总线配置为输出与所述多个地址的第一地址相对应的数据，所述第一地址在所述多读操作期间与所述多个地址输入总线的第一地址输入总线相对应，其中，所述辅助性存储子块中的不是所述辅助性存储块的一部分的各辅助性存储子块配置为包含主要辅助性数据，并且其中，至少一个异或门配置为提供所述主要辅助性数据，且配置为在写操作期间，接收来自所述多个存储块中的不同块的所述多个存储子块中的至少两个存储子块的输入数据，所述多个存储子块中的所述至少两个存储子块包括所述各辅助性存储子块。4.根据权利要求1所述的设备，其中，作为所述辅助性存储块的一部分的每个辅助性存储子块配置为包含次级辅助性数据，其中至少一个异或门配置为提供所述次级辅助性数据，且配置为在写操作期间，接收来自所述多个存储块中的至少两个存储块的所述多个存储子块中的至少两个存储子块的输入数据。5.根据权利要求1所述的设备，其中，所述辅助性存储块的最后一个辅助性存储子块配置为包含三级辅助性数据，其中，至少一个异或门配置为提供所述三级辅助性数据，且配置为在写操作期间，接收来自所述辅助性存储块的至少两个存储子块的输入数据。6.根据权利要求1所述的设备，其中，第二...
【专利技术属性】
技术研发人员：特拉维斯·黑比希，米龙·比埃，卡尔·蒙策尔，理查德·约翰·斯特凡妮，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：美国;US
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