存储系统技术方案

实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。

【技术实现步骤摘要】
[相关申请案]本申请案享有以美国临时专利申请案62/119733号(申请日：2015年2月23日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种例如应用于SSD(solid state drive，固态驱动器)的存储系统。
技术介绍
例如应用于SSD等的NAND闪速存储器的芯片具有输出表示芯片内部的处理状态的就绪/忙碌信号的端子。NAND闪速存储器的控制器接收从NAND闪速存储器输出的就绪/忙碌信号，而可了解NAND闪速存储器内部的处理状态。
技术实现思路
本专利技术的实施方式提供一种可使构成存储系统的存储器或存储器控制器小型化的存储系统。实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。附图说明图1是表示第1实施方式的存储系统的一例的构成图。图2是概略性地表示第1实施方式的NAND芯片及输出缓冲器的构成的电路图。图3是表示对多个半导体芯片的输入输出端子的就绪/忙碌信号的分配的一例的图。图4是表示多个半导体芯片与控制器的连接关系的一例的图。图5是表示第1实施方式的动作的一例的波形图。图6是表示第1实施方式的第1变化例的图。图7是表示第1实施方式的第2变化例的图。图8是表示第2实施方式的存储系统的一例的构成图。图9是概略性地表示第2实施方式的NAND芯片及输出缓冲器的构成的电路图。图10是表示第2实施方式的动作的一例的波形图。图11是表示第2实施方式的其他动作的一例的波形图。图12是表示NAND控制器的一例的构成图。图13是用以说明内存库交错动作而表示的图。图14是概略性表示第3实施方式的NAND芯片及输出缓冲器的一例的电路图。图15是表示第3实施方式的动作的一例的波形图。图16是表示第1实施方式的动作时机的例子的波形图。图17是表示第1实施方式的动作时机的另一例的波形图。具体实施方式下面，参照附图，对实施方式进行说明。在附图中，对同一部分标注同一符号。(第1实施方式)图1是关于第1实施方式，表示包含例如应用于SSD等的NAND闪速存储器的存储系统的一例。该存储系统包含：半导体芯片(下面称为NAND芯片)CHP，包含例如NAND闪速存储器；及NAND控制器(NANDC)31，控制NAND芯片CHP。图1表示对NANDC31连接1个NAND芯片CHP的情况，但如下所述，在第1实施方式中，在NANDC31可连接多个NAND芯片CHP。NAND芯片CHP包含第1缓冲器11、第2缓冲器12、指令解码器13、地址缓冲器14、寄存器15、数据缓冲器16、输出缓冲器17、控制部18、电源检测器19、电压用控制寄存器20、行系控制寄存器21、列系控制寄存器22、状态寄存器23、存储单元阵列
24、行解码器25、包含高速缓冲存储器的感测放大器26、泵电路27、及多工器28。第1缓冲器11具有多个输入端子，所述多个输入端子被供给从NANDC31输出的控制信号、例如芯片赋能信号CEnx、写入、赋能信号WEnx、读取、赋能信号REnx、指令、锁存、赋能信号CLEx、地址、锁存、赋能信号ALEx、写入、保护信号WPnx、数据选通信号DQS。第2缓冲器12具有多个输入输出端子IOx＜7：0＞、及接收数据选通信号DQS的端子。输入输出端子IOx例如在数据的写入时，接收从NANDC31输出的写入指令、地址、及数据，在数据的读出时，将从存储单元阵列24读出的数据供给至NANDC31。写入数据或读出数据是与数据选通信号DQS同步被传输。将被供给至第2缓冲器12的信号供给至第1缓冲器11、指令解码器13、地址缓冲器14、寄存器15、及数据缓冲器16。指令解码器13根据从第1缓冲器11供给的控制信号，对从第2缓冲器12供给的指令进行解码。该解码信号被供给至控制部18或感测放大器26。控制部18接收电源检测部19的输出信号，并根据从指令解码器13供给的解码信号、及从地址缓冲器14供给的地址，对存储单元阵列24控制数据的写入、数据的读出、删除等。即，控制部18供给经由控制寄存器20、21、22、及泵电路27对行解码器25或感测放大器26执行数据的写入、数据的读出、及删除等所必需的电压。行解码器25、感测放大器26在数据的写入时，根据从地址缓冲器14供给的地址选择存储单元阵列24内的存储单元，并将从数据缓冲器16供给的数据写入至所选择的存储单元。此外，在数据的读出时，行解码器25、感测放大器26根据从地址缓冲器14供给的地址选择存储单元阵列24内的存储单元，并从所选择的存储单元读出数据。输出缓冲器17保持从存储单元读出的数据，并将其经由第2缓冲器12传输至NANDC31。而且，控制部18输出表示如下状态的就绪/忙碌信号，该状态是表示是否正在对存储单元阵列24执行数据的编程、读出、删除等处理中的状态，即，存储单元阵列24为就绪状态或为忙碌状态。就绪/忙碌信号是保持于例如状态寄存器23。在该状态寄存器23，也保持编程的成功/失败等的状态信息。保持于状态寄存器23的就绪/忙碌信号等被供给至输出缓冲器17，并经由第2缓冲器12、及输入输出端子IOx而被传输至NANDC31。在本实施方式中，就绪/忙碌信号的传输是基于下述第2状态读取指令，并根据被供给至第2缓冲器12的数据选通信号DQS而执行。图2表示图1所示的NAND芯片CHP及输出缓冲器17、以及输入输出端子IOx(x
＝0～7)的一例。图2所示的电路表示第1实施方式的一部分，为了使说明简化，而省略使用第2缓冲器12或输入输出端子IOx输出数据或与写入指令、抹除指令等对应的状态信息等的具体构成。输出缓冲器17包含例如选择器17a、或电路17b、以及缓冲器17c。输出缓冲器17的构成并不限定于此而可变化。选择器17a具有第1、第2、第3输入端、及输出端。对第1输入端(在图2中表示为BUS[7])，在数据的读出时，供给从存储单元阵列24读出的数据、或从状态寄存器23输出的状态信息等。该状态信息包含例如与供给至每一芯片的第1状态读取指令(第2请求信号)对应的芯片的就绪/忙碌信号、或表示编程动作的结果的成功/失败信号等既有的状态信息。另一方面，对选择器17a的第2输入端供给从状态寄存器23输出的就绪/忙碌信号R/B(READY/BUSY)，对第3输入端供给信号CMD_STATUS，该信号CMD_STATUS表示已从NANDC31总括地发布用以读取就绪/忙碌信号的第2状态读取指令CMD_STS(第1请求信号)。选择器17a的输出端连接于缓冲器17c的输入端。选择器17a在本文档来自技高网...

【技术保护点】
一种存储系统，其特征在于具备：存储器控制器，具有第1～第n的第1数据输入输出端子，其中，n为2以上的自然数；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；以及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；且若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第1半导体芯片的所述第2数据输入输出端子的第w个端子输出所述第1半导体芯片的状态信息，且从所述第2半导体芯片的所述第3数据输入输出端子的第x个端子输出所述第2半导体芯片的状态信息，其中，w为1～n的自然数，x为与w不同的1～n的自然数。

【技术特征摘要】
2015.02.23 US 62/119,7331.一种存储系统，其特征在于具备：存储器控制器，具有第1～第n的第1数据输入输出端子，其中，n为2以上的自然数；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；以及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；且若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第1半导体芯片的所述第2数据输入输出端子的第w个端子输出所述第1半导体芯片的状态信息，且从所述第2半导体芯片的所述第3数据输入输出端子的第x个端子输出所述第2半导体芯片的状态信息，其中，w为1～n的自然数，x为与w不同的1～n的自然数。2.根据权利要求1所述的存储系统，其特征在于：第1半导体芯片的状态信息与第2半导体芯片的状态信息在第1周期被输入至存储器控制器的所述第1数据输入输出端子。3.根据权利要求1所述的存储系统，其特征在于：所述状态信息是表示从所述存储器控制器接收的第2请求信号的执行状态的信息。4.根据权利要求1所述的存储系统，其特征在于：所述第1半导体芯片的所述状态信息是指所述第1半导体芯片的就绪/忙碌信息。5.根据权利要求1所述的存储系统，其特征在于：所述存储器控制器经由第1数据输入输出端子，对所述第1半导体芯片及所述第2半导体芯片总括地输出所述第1请求信号。6.根据权利要求2所述的存储系统，其特征在于进而具备：第3半导体芯片，具有第1～第n的第4数据输入输出端子，且所述第4数据输入输出端子分别与所述第1
\t数据输入输出端子连接；以及第4半导体芯片，具有第1～第n的第5数据输入输出端子，且所述第5数据输入输出端子与所述第4数据输入输出端子并联地分别与所述第1数据输入输出端子连接；若从所述存储器控制器对所述第3半导体芯片及第4半导体芯片输出所述第1请求信号，便从所述第3半导体芯片的所述第4数据输入输出端子的第y个端子输出所述第3半导体芯片的状态信息，且在所述第1周期后的第2周期，从所述第4半导体芯片的所述第5数据输入输出端子的第z个端子输出所述第4半导体芯片的状态信息，其中，y为与w及x不同的1～n的自然数，z为与w、x及y不同的1～n的自然数。7.根据权利要求6所述的存储系统，其特征在于：所述存储器控制器经由第1数据输入输出端子，对所述第1、第2、第3半导体芯片及所述第4半导体芯片总括地输出所述第1请求信号。8.根据权利要求1所述的存储系统，其特征在于：所述第1半导体芯片基于所述第1请求信号，从与所述第2数据输入输出端子的所述第w个端子不同的端子输出表示所述第1半导体芯片对第2请求信号的执行状态的状态信息，并且所述第2半导体芯片基于所述第1请求信号，从与所述第3数据输入输出端子的所述第x个端子不同的端子输出表示所述第2半导体芯片对第3请求信号的执行状态的状态信息。9.根据权利要求8所述的存储系统，其特征在于：从与所述第2数据输入输出端子的所述第w个端子不同的端子输出的所述状态信息是所述第1半导体芯片对所述第2请求信号的成功/失败信息。10.根据权利要求1所述的存...

【专利技术属性】
技术研发人员：野坂祐介，白川政信，小岛庆久，岩崎清隆，助川博，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP