细胞阵列计算系统以及其中的通信方法技术方案

一种细胞阵列计算系统以及其中的通信方法，所述细胞阵列计算系统包括：主控CPU、细胞阵列和细胞阵列总线；细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列；主控CPU通过细胞阵列总线与细胞阵列中的每一个细胞进行通信；细胞阵列中的相邻细胞之间有通信接口，能相互发送数据；细胞阵列中参与细胞间通信的细胞包含起点细胞、终点细胞和中转细胞；所述细胞阵列中还设有至少一个专职输出细胞，所述专职输出细胞作为所述终点细胞接收并存储其他细胞给主控CPU的输出数据，并以中断信号通知主控CPU读取所述输出数据。本发明专利技术能克服现有计算机架构因CPU与内存、存储之间存在的通信瓶颈，提升计算系统的整体性能。

【技术实现步骤摘要】

本专利技术设及计算机及计算机应用
，特别设及一种细胞阵列计算系统W及 其中的通信方法。
技术介绍
通常来说，一台计算机主要包括S个核屯、部分：中央处理器（CPU, Central Processing Unit)、内存和存储。 经过一些世界顶级公司的不懈努力，CPU已经演变成极度复杂的半导体忍片。顶 级的CPU内核内部的MOS管数目可W超过一亿个。目前的产业趋势是受制于功耗，CPU的 运行频率已经很难再提高。已经极度复杂的现代CPU,运行效率同样很难再提高。新的CPU 产品，越来越多地朝多核方向演进。 在内存方面，目前居于统治地位的是动态随机存取存储器值RAM,Dynamic Random Access Memory)技术。DRAM可W快速随机读写，但却不能在断电的情况下保持内容。实际 上，即使在通电的情况下，它也会由于内部用于储存信息的电容器的漏电而丢失信息，必须 周期性地自刷新。 阳0化]在存储方面，NAND闪存技术正在逐步取代传统硬盘。闪存所依赖的浮置栅极 (floating gate)技术，虽然能够在断电的情况下保持内容，但写入（将'1'改写为'0') 的速度很慢，擦除（将'0'改写为'r)的速度更慢，无法像DRAM那样用于对计算的直接支 持。它被制作成块设备化lock device),必须整块一起擦除，一个块化lock)包含很多页 (page),擦除后每页可W进行写入操作。NAND的另外一个问题是具有有限的寿命。 DRAM和NAND闪存，W及CPU的逻辑电路，虽然都是基于CMOS半导体工艺生产的， 但运=者的工艺彼此并不兼容。于是，计算机的=个核屯、部分无法在一个忍片上共存，运深 刻地影响了现代计算机的架构。 现有技术中的计算机架构如图1所示，图1中示出多个CPU内核，分别为CPU1、 CPU2XPU3、……、CP化，每个CPU内核一般具有相应的一级缓存化ICache)，根据需要还可 W进一步为每个CPU内核配备相应的二级缓存化2Cache)、=级缓存化3Cache)。DRAM与 各个CPU内核之间通过双倍速率值DR，Double Data Rate)接口进行通信，硬盘（皿，Hard Disk)或固态硬盘（SSD，Solid State Drives)与各个CPU内核之间则通过外围设备接口 进行通信。 -方面，CPU在向多核的方向发展，另一方面内存和存储都在另外的忍片里。多 核CPU吞吐信息量成比例增加，与内存、存储的通信就越来越成为系统性能的瓶颈。为了 缓解通信瓶颈，CPU不得不采用越来越大的多级缓存。缓存是把内存中的内容复制，通常是 用成本比DRAM高得多但速度更快的静态随机存取存储器（SRAM, static Random Access Memory)设计的。运样的架构，费效比非常的差。半导体忍片的成本由其娃片的面积决定， 而传统计算机架构带来的性能提升与其娃片面积的增加远远不成比例。
技术实现思路
本专利技术要解决的问题是现有技术中的计算机架构因 CPU与内存、存储之间存在的 通信瓶颈而影响计算机整体性能的提升，并使费效比较差。 为解决上述问题，本专利技术技术方案提供一种细胞阵列计算系统，包括：主控CPU、 细胞阵列和细胞阵列总线；所述细胞阵列是由一个W上兼具计算和存储功能的细胞组成的 二维阵列，其中每一个细胞包括微处理器（MPU，Micro Processing化it)和非易失（NV， Not Volatile)随机存储器；所述非易失随机存储器用于所述微处理器计算时所设及数据 的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在 所述细胞阵列中的位置作为身份识别号（ID，identification) W供细胞中的软件或硬件 读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信；所 述细胞阵列中的相邻细胞之间有通信接口，能相互发送数据；所述细胞阵列中的任意两个 细胞之间能进行通信，参与细胞间通信的细胞包含起点细胞、终点细胞和中转细胞，所述起 点细胞为向所述终点细胞发出数据的细胞，所述终点细胞为最终接收所述起点细胞所发数 据的细胞，所述中转细胞为沿细胞间通信路径依次相邻且通过所述通信接口中转所述起点 细胞所发数据的细胞，所述细胞间通信路径是由所述起点细胞、中转细胞和终点细胞所构 成的数据收发路径；所述细胞阵列中还设有至少一个专职输出细胞，所述专职输出细胞作 为所述终点细胞接收并存储其他细胞给所述主控CPU的输出数据，并W中断信号通知所述 主控CPU读取所述输出数据。 可选的，所述专职输出细胞的非易失随机存储器中设有先入先出队列（FIFO, First I吨Ut First Ou化Ut)，其他细胞给所述主控CPU的所有输出数据存储在所述先入先 出队列中。 可选的，所述细胞阵列中的细胞还包括与所述微处理器相连的网络控制器，所述 网络控制器用于在细胞间通信时对发出的数据、中转的数据或者最终接收的数据进行收发 控制，还用于向所述微处理器发送中断信号。 可选的，所述细胞阵列中的细胞还包括与所述网络控制器相连的一组或一组W上 先入先出队列，各组先入先出队列分别对应一个与本细胞相邻的细胞，每一组先入先出队 列包括输入先入先出队列和输出先入先出队列，所述输入先入先出队列用于存储输入本细 胞进行中转的数据或最终接收的数据，所述输出先入先出队列用于存储从本细胞输出的需 进行中转的数据或本细胞向其他细胞发出的数据。 可选的，所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进 行的通信包括W下情况中的至少一种： 按地址读写所述细胞阵列中任一细胞的非易失随机存储器； 将数据广播到所述细胞阵列中目标区域内每一个细胞的非易失随机存储器，并写 入所述目标区域内每一个细胞的非易失随机存储器中相同的相对地址； 给所述细胞阵列中任一细胞的微处理器发送指令、发送数据或读取状态； 给所述目标区域内所有细胞的微处理器广播指令。 可选的，所述细胞阵列中的细胞还包括总线控制器和细胞内部总线，所述总线控 制器与所述细胞阵列总线、微处理器W及细胞内部总线相连，所述总线控制器用于识别所 述主控CPU与本细胞之间进行的通信，连接所述微处理器W传递所述主控CPU发送的指令 或数据、状态读取，或者通过所述细胞内部总线连接所述非易失随机存储器进行数据的读 写操作。 可选的，所述微处理器中集成有浮点计算处理器（FPU，Float Point化it)和图像 处理器中的至少一种。[002U 可选的，所述非易失随机存储器为磁性随机存储器（MRAM，Magnetic Random Access Memory)。 可选的，所述主控CPU与所述细胞阵列和所述细胞阵列总线集成于一个忍片中。 可选的，所述主控CPU作为独立的忍片，通过标准的内存接口与由所述细胞阵列 和所述细胞阵列总线组成的忍片进行通信。 为解决上述问题，本专利技术技术方案还提供一种上述细胞阵列计算系统中的通信方 法，包括：所述专职输出细胞接收并存储其他细胞给所述主控CPU的输出数据之后，向所述 主控CPU发出通知读取的中断信号；所述主控CPU在接收到所述通知读取的中断信号后，从 所述专职输出细胞中读取所述输出数据本文档来自技高网...

【技术保护点】
一种细胞阵列计算系统，其特征在于，包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维阵列，其中每一个细胞包括微处理器和非易失随机存储器；所述非易失随机存储器用于所述微处理器计算时所涉及数据的随机存取，还用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各自在所述细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通信；所述细胞阵列中的相邻细胞之间有通信接口，能相互发送数据；所述细胞阵列中的任意两个细胞之间能进行通信，参与细胞间通信的细胞包含起点细胞、终点细胞和中转细胞，所述起点细胞为向所述终点细胞发出数据的细胞，所述终点细胞为最终接收所述起点细胞所发数据的细胞，所述中转细胞为沿细胞间通信路径依次相邻且通过所述通信接口中转所述起点细胞所发数据的细胞，所述细胞间通信路径是由所述起点细胞、中转细胞和终点细胞所构成的数据收发路径；所述细胞阵列中还设有至少一个专职输出细胞，所述专职输出细胞作为所述终点细胞接收并存储其他细胞给所述主控CPU的输出数据，并以中断信号通知所述主控CPU读取所述输出数据。...

【技术特征摘要】

【专利技术属性】
技术研发人员：戴瑾，郭一民，王践识，
申请(专利权)人：上海磁宇信息科技有限公司，
类型：发明
国别省市：上海;31