包含横向抑制二极管的双极晶体管制造技术

本申请案涉及一种包含横向抑制二极管的双极晶体管。晶体管包含第一导电类型的射极(216a)、第二导电类型的基极(218a)、所述第一导电类型的集电极(214)及横向抑制二极管(250)的阴极(260)。所述射极安置于所述晶体管的顶部表面处且经配置以从外部源接收电流。所述基极经配置以将所述电流从所述集电极传导到所述射极。所述基极安置于所述晶体管的所述顶部表面处且横向地在所述射极与所述集电极之间。所述集电极经配置以从所述基极吸引并收集少数载流子。所述第一导电类型的所述阴极由所述基极环绕且安置于所述射极与所述集电极之间，且所述阴极经配置以抑制所述少数载流子从所述基极到所述集电极的横向流动。

【技术实现步骤摘要】

本专利技术一般来说涉及集成电路。更具体来说，本专利技术涉及一种用于抑制横向双极传导路径的设备及方法。
技术介绍
集成电路易受来自静电放电(ESD)事件的损坏。ESD事件可在带电对象(例如，人体、机械的组件、移动电话)物理接触集成电路(IC)时发生。ESD对IC的损坏在电荷量超过穿过IC的传导路径的容量时发生。一些IC芯片包含用以防止由ESD事件造成的损坏的ESD保护机构。ESD保护机构可定位于IC芯片上在每一输入端子及每一输出端子处。一些ESD保护机构包含用以吸收来自ESD事件的能量而不损坏IC芯片的其它组件的晶体管结构。
技术实现思路
本专利技术提供一种用于抑制横向双极传导路径的设备及方法。在第一实例中，一种晶体管包含第一导电类型的射极、第二导电类型的基极、所述第一导电类型的集电极及所述第一导电类型的阴极。所述射极安置于所述晶体管的顶部表面处且经配置以从外部源接收电流。所述基极经配置以将所述电流从所述集电极传导到所述射极。所述基极安置于所述晶体管的所述顶部表面处且横向地在所述射极与所述集电极之间。所述集电极经配置以从所述基极吸引并收集少数载流子。所述阴极由所述基极环绕且安置于所述射极与所述集电极之间，且所述阴极经配置以抑制所述少数载流子从所述基极到所述集电极的横向流动。在第二实例中，一种集成电路(IC)包含半导体衬底、晶体管及静电放电(ESD)装置。所述晶体管包含第一导电类型的射极，所述第一导电类型的射极安置于所述IC的顶部表面处且经配置以从外部源接收电流。所述晶体管包含第二导电类型的基极，所述第二导电类型的基极经配置以将所述电流从集电极传导到所述射极。所述基极安置于所述IC的所述顶部表面处且横向地在所述射极与所述集电极之间。所述晶体管包含经配置以从所述基极吸引并收集少数载流子的所述集电极。所述晶体管包含由所述基极环绕且安置于所述射极与所述集电极之间的所述第一导电类型的阴极。所述阴极经配置以抑制所述少数载流子从所述基极到所述集电极的横向流动。所述ESD装置包含垂直地安置于所述衬底上方且与所述衬底直接物理接触的第一半导体材料埋入层。所述ESD装置包含垂直地安置于所述第一埋入层上方且与所述第一埋入层直接物理接触的第二半导体材料埋入层。所述第二埋入层具有与所述第一埋入层及所述射极相反的掺杂极性。所述ESD装置包含安置于半导体材料顶部层内的所述射极，所述半导体材料顶部层垂直地安置于所述第二埋入层上方。在第三实例中，一种方法包含形成第一导电类型的射极，其安置于晶体管的顶部表面处。所述射极经配置以从外部源接收电流。所述方法包含形成第二导电类型的基极。所述基极经配置以将所述电流从所述第一导电类型的集电极传导到所述射极。所述基极安置于所述晶体管的所述顶部表面处且横向地在所述射极与所述集电极之间。所述集电极经配置以从所述基极吸引并收集少数载流子所述方法还包含形成所述第一导电类型的阴极。所述阴极由所述基极环绕且安置于所述射极与所述集电极之间。所述阴极经配置以抑制所述少数载流子从所述基极到所述集电极的横向流动。依据以下图、描述及权利要求书，所属领域的技术人员可容易地明了其它技术特征。【附图说明】为更完整地理解本专利技术及其特征，现在结合附图来参考以下描述，附图中:图1图解说明根据本专利技术的包含垂直晶体管的实例性集成电路(IC)装置的横截面图；图2图解说明根据本专利技术的包含横向抑制二极管的集成电路(IC)装置的横截面图；图3图解说明根据本专利技术的少数载流子浓度作为沿着图2的从射极到集电极的线‘X’的位置的函数的图形表示；及图4图解说明根据本专利技术的抑制双极晶体管内的横向扩散电流的方法。【具体实施方式】下文所论述的图1到4及在本专利文件中用于描述本专利技术的原理的各种实例仅以图解说明方式进行且决不应解释为以任何方式限制本专利技术的范围。所属领域的技术人员将理解，可以任何适合方式且以任何类型的适合布置的装置或系统来实施本专利技术的原理。图1图解说明根据本专利技术的包含垂直晶体管的实例性集成电路(IC)装置的横截面图。图1中所展示的集成电路装置100仅用于图解说明。可在不背离本专利技术的范围的情况下使用其它实施例。举例来说，图1是参考NPN垂直晶体管的结构描述的，但其它实施例可包含PNP垂直晶体管的结构。除晶体管结构的横截面图之外，图1还展示表示晶体管结构内的电流流动的双极子晶体管的示意性表示。如图1中所展示，IC 100包含深沟槽(DT)隔离器101、在DT隔离器101中的两者之间的半导体衬底102、安置于衬底的顶部上且在两个DT隔离器101之间的槽、安置于槽内的深阱P型外延层(PEPI) 108、两个侧端浅阱110及生长于深阱108内的中心浅阱112。在顶部表面处，IC 100包含安置于每一侧端浅阱110的顶部上的集电极114、多个射极116a-c(即，在IC 100内每垂直子晶体管一个射极)及安置于每一集电极-射极对之间的基极118a-d，且基极经安置以便触摸IC的顶部表面。另外在顶部表面处，IC 100包含在活性硅的活性区域(集电极114、基极118a-d及射极216a-c的接触区域)之间提供浅沟槽隔离的非活性场氧化物122。在特定实施例中，场氧化物122在晶体管之间提供浅沟槽隔呙。IC 100形成于半导体衬底102中及半导体衬底102上，所述半导体衬底可为娃晶片、块体硅或活性硅。在所展示的实施例中，衬底102具有P型导电性且包含掺杂有P型掺杂剂的第一外延层及掺杂有P型掺杂剂的第二外延层108。所述槽将IC装置与衬底102隔离。NPN垂直晶体管的集电极是η型槽，且因此所述槽的全部组件包含η型经掺杂硅。所述槽的横截面图形成U形。所述槽的“底部”包含η型经掺杂埋入层104 (NBL)。所述槽的侧包含垂直地延伸的η型经掺杂半导体材料的DEEPN扩散(DEEPN) 106。更特定来说，NBL 104为在第二外延硅层108 (PEPI)沉积之前植入的半导体材料η型经掺杂区域。DT隔离器101通过从衬底102的顶部蚀刻沟槽且用适当材料(例如电介质材料或多晶硅材料)来填充所述沟槽而形成。也就是说，NBL 104延伸DT隔离器101之间的整个宽度。DEEPN 106各自垂直地与DT隔离器101并排地植入且向下植入到NBL 104中。举例来说，DEEPN 106可从NBL 104的中间深度延伸到侧端浅阱110中的每一者的底部表面。在特定实施例中，DEEPN 106在第二外延层108 (PEPI)沉积之后形成为到硅表面中的磷植入物且使用炉退火向下扩散穿过PEPI 108以触摸NBL 104。深阱108为生长于NBL 104的顶部上且在DEEPN 106之间的外延层。深阱108包含形成埋入层(PBLMV)的P型经掺杂半导体材料。深阱108的下部部分(PBLMV)(展示于线120下方)可载运中等电压且深阱108的上部部分(PBLLV)(展示于线120上方)可载运较低电压。在特定实施例中，PEPI 108经充分掺杂以在浅η型阱(SNWELL) 110与NBL 104之间提供结隔离以便避免额外P型埋入层(PBL)类型扩散。侧端浅阱110的掺杂极性与中心浅阱112的掺杂极性相反。也就是说，侧端浅阱110包含η型经掺杂半导体材料，且中心浅阱112包含P型经掺杂半导体材料。本文档来自技高网...

【技术保护点】
一种晶体管，其包括：第一导电类型的射极，其安置于所述晶体管的顶部表面处且经配置以从外部源接收电流；第二导电类型的基极，其经配置以将所述电流从所述第一导电类型的集电极传导到所述射极，所述基极安置于所述晶体管的所述顶部表面处且横向地在所述射极与所述集电极之间；所述集电极，其经配置以从所述基极吸引并收集少数载流子，及所述第一导电类型的阴极，其由所述基极环绕且安置于所述射极与所述集电极之间，所述阴极经配置以抑制所述少数载流子从所述基极到所述集电极的横向流动。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：亨利·利茨曼·爱德华兹，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US