一种框架外露多芯片多搭平铺夹芯封装结构及其工艺方法技术

本发明专利技术涉及一种框架外露多芯片多搭平铺夹芯封装结构及其工艺方法，所述方法包括以下步骤：步骤一、提供第一引线框；步骤二、在第一引线框涂覆锡膏；步骤三，在步骤二中第一引线框基岛区域涂覆的锡膏上植入第一芯片和第二芯片；步骤四，提供第二引线框，在第二引线框上涂覆锡膏；步骤五，将第二引线框压合在第一引线框上表面的第一芯片和第二芯片上，压合后第一引线框和第二引线框形成整体框架；步骤六，将步骤五形成的整体框架上下表面用压板压住，进行回流焊；步骤七，塑封料塑封；步骤八，切割或冲切作业。本发明专利技术的有益效果是：增加产品热消散的能力，降低产品的封装电阻。且整条产品可一体成型，生产效率高。

【技术实现步骤摘要】

本专利技术涉及，属于半导体封装

技术介绍
近年来，随着电子产品对功率密度不断的追求，无论是D1de(二级管)还是Transistor (三极管)的封装，尤其是Transistor中的MOS产品正朝着更大功率、更小尺寸、更快速、散热更好的趋势在发展。封装的一次性制造方式也由单颗封装技术慢慢朝向小区域甚至更大区域的高密度高难度低成本一次性封装技术冲刺与挑战。因此，也对M0S产品的封装在寄生的电阻、电容、电感等的各种电性能、封装的结构、封装的热消散性能力、封装的信赖性方面以及高难度一次性封装技术方面有了更多的要求。传统的D1de(二级管)以及Transistor(三极管)或是M0S产品的封装一般依据产品特性、功率的不同以及成本的考虑因素，利用了金线、银合金线、铜线、铝线以及铝带的焊线方式作为芯片与内引脚的主要的互联技术，从而实现电气连接。然而焊线的技术方式对产品的性能存在了以下几个方面的限制与缺陷: 一、封装与制造方面的限制与缺陷: 1)、焊接能力(Bondability)方面:常常会因为金属丝材料、金属引脚材料的变化以及设备与工具的参数片变化、性能与精度的变化以及保养与校正管理而造成的第一焊点以及第二焊点结合面的虚焊、脱落、断点、颈部裂缝、塌线以及短路等种种的困扰，导致了封装良率无法提升、成本无法下降、可靠性的不稳定； 2)、一次性高密度封装技术方面:传统的互联方式几乎都是在矩阵型金属引线框上采用单颗芯片一颗一颗芯片重复进行装片、金属丝采高温超声一根线一根线的焊接方式。而这样情况下无论是专业的装片机、球焊打线机、键合铝线/铝带机或是铜片搭接机等机器设备再高速的重复动作都无法提升生产效率、无法降低单位成本，也因为设备不断的提升生产速度同样的也提升了制造的不稳定性。二、封装产品的特性能方面的限制与缺陷: 1)、热消散方面:传统的D1de(二级管)以及Transistor(三极管)或是M0S的封装产品，一般都是由塑封料包覆、只留外部引脚暴露在塑封体之外，由于塑封料本身不是一种热导的物质，所以传统的D1de(二级管)以及Transistor (三极管)或是M0S产品在工作时所产生的热量很难通过塑封料消散出塑封料物质的封装体，只能依靠细细的金属丝互联在金属引脚材料来帮助热能的消散，但是这种热消散的途径对热的消散能力是非常有限的，反而形成热消散的阻力； 2)、电阻率(Resistivity)方面:大家都知道电阻率(resistivity)是用来表示各种物质电阻特性的物理量。在温度一定的情况下，有公式R=pl/s其中的P就是电阻率，1为材料的长度，s为面积。可以看出，材料的电阻大小正比于材料的长度，而反比于其面积。由上式可知电阻率的定义:P=Rs/l。传统的D1de (二级管)以及Transistor(三极管)或是MOS的封装产品，采用焊线形成互联，由此可清楚的知道用来执行电源或是信号的金属丝会因为，导体材料的长度与截面积的变化而影响到电阻率的大小以及接触电阻的损耗，尤其是应用在功率方面的广品影响更是明显。为解决上述问题，业界对传统的D1de (二级管)以及Transistor(三极管)或是M0S的封装产品进行了改进，用金属带、金属夹板代替焊线，来降低封装电阻、电感与期望改善热消散的能力。如图1所示，为一种现有的M0S封装结构，此结构中引线框11包含管芯焊盘和引脚，在引线框11的管芯焊盘上植入第一芯片12、第二芯片13。第一芯片12的源极通过第一金属夹板14电耦合至引线框11，第一芯片12的栅极通过第一金属焊线16电耦合至引线框11。第二芯片13的源极通过第二金属夹板15电耦合至引线框11，第二芯片13的栅极通过第二金属焊线17电耦合至引线框11。再进行包封、切割、测试等后续工序。此M0S封装结构用金属夹板取代了传统M0S封装中的焊线，降低了部分封装电阻，但是还是存在以下缺陷:首先，此M0S封装结构中芯片的漏极、源极和栅极与引线框形成互联分别要用到不同的设备，制程复杂，设备的购置成本较高;其次，此M0S封装结构在把金属夹板和金属焊线耦合至芯片和引脚上时，只能一颗颗芯片进行，无法整条一体成型，制造效率较低。
技术实现思路
本专利技术所要解决的技术问题是针对上述现有技术提供，整条产品可一体成型，生产效率高，工艺简单，可降低成本，并且具有较好的散热性和较低的封装电阻和电感。本专利技术解决上述问题所采用的技术方案为:一种框架外露多芯片多搭平铺夹芯封装结构，它包括第一引线框、两个第二引线框、第一芯片和第二芯片，所述第二引线框呈Z形，所述Z形的第二引线框包括第一上水平段、第一中间连接段和第一下水平段，所述第一芯片和第二芯片分别夹设在第一引线框与两个第二引线框的第一上水平段之间，所述第一芯片的正面和背面以及第二芯片的正面和背面分别通过锡膏与其相应的第二引线框的第一上水平段和第一引线框电性连接，所述第一引线框和两个第二引线框外包封有塑封料，所述两个第二引线框的第一上水平段上表面齐平，所述第一引线框下表面和两个第二引线框的第一上水平段上表面均暴露于塑封料之外，所述两个第二引线框的第一下水平段下表面分别搭设在第一引线框上表面上。所述第一引线框和第二引线框均为整体框架。—种框架外露多芯片多搭平铺夹芯封装结构的工艺方法，所述方法包括如下步骤: 步骤一、提供第一引线框； 步骤二、在第一引线框基岛区域通过网板印刷的方式涂覆锡膏； 步骤三，在步骤二中第一引线框基岛区域涂覆的锡膏上植入第一芯片和第二芯片；步骤四，提供第二引线框，所述第二引线框包括第一上水平段、第一中间连接段、第一下水平段、第二上水平段、第二中间连接段和第二下水平段，在第二引线框的第一上水平段下表面、第一下水平段下表面、第二上水平段下表面和第二下水平段下表面通过网板印刷的方式涂覆锡膏； 步骤五，将第二引线框的第一上水平段和第二上水平段分别压合在第一引线框上表面的第一芯片和第二芯片上，且第二引线框的第一下水平段下表面和第二下水平段下表面分别搭设在第一引线框上表面上，压合后第一引线框和第二引线框形成整体框架； 步骤六，将步骤五形成的整体框架上下表面用压板压住，进行回流焊； 步骤七，将步骤六经过回流焊后的整体框架采用塑封料进行塑封，塑封后第二引线框的第一上水平段上表面和第二上水平段上表面均暴露在塑封料之外； 步骤八，将步骤七完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得框架外露多芯片多搭平铺夹芯封装结构。所述第一引线框和第二引线框的材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。所述第一芯片和第二芯片为可以与金属锡结合的二极芯片、三极芯片或多极芯片。所述压板材质的热膨胀系数CTE与第一引线框、第二引线框材质的热膨胀系数CTE接近，其CTE范围是8* 10~-6/°C ?25* 10~-6/°C。所述步骤二和步骤四可通过不同机台同时进行。与现有技术相比，本专利技术的优点在于: 1、本专利技术一种框架外露多芯片多搭平铺夹芯封装结构的第二引线框直接与M0S芯片的源极和栅极形成电性连接，取代了传统M0S芯片封装中利用金属焊线形成本文档来自技高网...

【技术保护点】
一种框架外露多芯片多搭平铺夹芯封装结构，其特征在于：它包括第一引线框（21）、两个第二引线框（22）、第一芯片（23）和第二芯片（26），所述第二引线框（22）呈Z形，所述Z形的第二引线框（22）包括第一上水平段（221）、第一中间连接段（222）和第一下水平段（223），所述第一芯片（23）和第二芯片（26）分别夹设在第一引线框（21）与两个第二引线框（22）的第一上水平段（221）之间，所述第一芯片（23）的正面和背面以及第二芯片（26）的正面和背面分别通过锡膏（24）与其相应的第二引线框（22）的第一上水平段（221）和第一引线框（21）电性连接，所述第一引线框（21）和两个第二引线框（22）外包封有塑封料（27），所述两个第二引线框（22）的第一上水平段（221）上表面齐平，所述第一引线框（21）下表面和两个第二引线框（22）的第一上水平段（221）上表面均暴露于塑封料（27）之外，所述两个第二引线框（22）的第一下水平段（223）下表面分别搭设在第一引线框（21）上表面上。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁志忠，王亚琴，徐赛，朱悦，
申请(专利权)人：江苏长电科技股份有限公司，
类型：发明
国别省市：江苏;32