半导体装置具备：第1电极与第2电极；第1半导体区域，设于两电极之间；第1元件区域，有设于第1半导体区域与第1电极之间的第2半导体区域、设于第1半导体区域与第2电极之间的第3半导体区域、设于第3半导体区域与第2电极之间的第4半导体区域、隔着第1绝缘膜设于第1半导体区域、第3半导体区域及第4半导体区域内的第3电极；第2元件区域，有设于第1半导体区域与第1电极之间杂质浓度高于第1半导体区域的第5半导体区域、设于第1半导体区域与第2电极之间的第6半导体区域；分离区域，有第7半导体区域，位于第1元件区域与第2元件区域之间，第7半导体区域设于第1半导体区域与第2电极之间，与第2电极相接。
【技术实现步骤摘要】
【专利说明】半导体装置相关串请本申请享有以日本专利申请2014-185432号(申请日:2014年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置。
技术介绍
作为兼具IGBT (Insulated Gate Bipolar Transistor，绝缘棚.双极型晶体管)与二极管的半导体装置，有反向导通型的IGBT (Insulated Gate Bipolar Transistor)。在反向导通型的IGBT中，P型集极区域的一部分被置换为η型区域，该η型区域作为二极管的阴极区域发挥功能。但是，在反向导通型的IGBT中，因被导入至IGBT的P型基极区域的杂质元素而导致空穴的注入变多，所以存在难以进行二极管的高速开关化的情况。
技术实现思路
本专利技术的实施方式提供一种能够提高开关速度的半导体装置。实施方式的半导体装置具备:第I电极；第2电极；第I导电型的第I半导体区域，设置于所述第I电极与所述第2电极之间；第I元件区域，具有设置于所述第I半导体区域与所述第I电极之间的第2导电型的第2半导体区域、设置于所述第I半导体区域与所述第2电极之间的第2导电型的第3半导体区域、设置于所述第3半导体区域与所述第2电极之间的第I导电型的第4半导体区域、以及隔着第I绝缘膜设置于所述第I半导体区域、所述第3半导体区域及所述第4半导体区域内的第3电极；第2元件区域，具有设置于所述第I半导体区域与所述第I电极之间且杂质浓度高于所述第I半导体区域的第I导电型的第5半导体区域、及设置于所述第I半导体区域与所述第2电极之间的第2导电型的第6半导体区域；以及分离区域，具有第2导电型的第7半导体区域，且位于所述第I元件区域与所述第2元件区域之间，所述第2导电型的第7半导体区域设置于所述第I半导体区域与所述第2电极之间，且与所述第2电极相接。【附图说明】图1 (a)是表示第I实施方式的半导体装置的示意性剖视图，图1 (b)是表示第I实施方式的半导体装置的示意性俯视图。图2(a)及图2(b)是表示第I实施方式的半导体装置的导通状态的示意性剖视图。图3 (a)及图3 (b)是表示第I实施方式的半导体装置的FWD区域的恢复状态的示意性剖视图。图4(a)及图4(b)是表示第1参考例的半导体装置的作用的示意性剖视图。图5(a)及图5(b)是表示第2参考例的半导体装置的作用的示意性剖视图。图6(a)及图6(b)是表示第1实施方式的半导体装置的作用的示意性剖视图。图7(a)是表示半导体装置内的恢复时的载流子密度的模拟结果的一例的曲线图，图7(b)?图7(d)是图7(a)所示的模拟中所使用的半导体装置的模型。图8是表示第2实施方式的半导体装置的示意性剖视图。图9是表示第3实施方式的半导体装置的示意性剖视图。图10是表示第4实施方式的半导体装置的示意性剖视图。图11是表示第5实施方式的半导体装置的示意性剖视图。图12是表示第6实施方式的半导体装置的示意性剖视图。图13是表示第7实施方式的半导体装置的示意性剖视图。【具体实施方式】以下，一边参照附图，一边对实施方式进行说明。在以下的说明中，对相同的部件标附相同的符号，对于已说明过一次的部件，适当省略其说明。此外，在实施方式中，只要未特别说明，则以n+型、η型、η型的顺序表示η型(第1导电型)的杂质浓度变低。此外，以Ρ+型、Ρ型的顺序表示Ρ型(第2导电型)的杂质浓度变低。(第1实施方式)图1 (a)是表示第1实施方式的半导体装置的示意性剖视图，图1 (b)是表示第1实施方式的半导体装置的示意性俯视图。图1 (a)中，表示图1 (b)的A-A’线截面，图1 (b)中，表示对图1 (a)的B_B’线截面进行俯视时的状态。此外，以下所示的图中，为了表示半导体装置的方向，导入了三维坐标(XYZ坐标系)ο第1实施方式的半导体装置1是上下电极构造的半导体装置。半导体装置1具备电极10(第1电极)、电极11(第2电极)、IGBT区域101(第1元件区域)、FWD(FreeWheelingD1de，续流二极管)区域102 (第2元件区域)及分离区域103。半导体装置1中，作为晶体管的IGBT区域101与作为回流二极管的FWD区域102未直接连接，在这两个区域之间设置有分离区域103。半导体装置1中，在电极10与电极11之间，设置有η型半导体区域21及η型半导体区域22。η型半导体区域22位于电极10与η型半导体区域21之间。半导体区域22的杂质浓度高于半导体区域21的杂质浓度。半导体区域21为IGBT区域101、FWD区域102及分离区域103的各区域所共有地配置。半导体区域21具有:设置于IGBT区域101的部分21a、设置于FWD区域102的部分21b及设置于分离区域103的部分21c。半导体区域22为IGBT区域101、FWD区域102及分离区域103的各区域所共有地配置。半导体区域22具有:设置于IGBT区域101的部分22a、设置于FWD区域102的部分22b及设置于分离区域103的部分22c。在实施方式中，将相同导电型的半导体区域21与半导体区域22 —并设为半导体区域20 (第1半导体区域)。因此，将半导体区域21的部分21a及半导体区域22的部分22a设为半导体区域20的第I部分20a。将半导体区域21的部分21b及半导体区域22的部分22b设为半导体区域20的第2部分20b。将半导体区域21的部分21c及半导体区域22的部分22c设为半导体区域20的第3部分20c。首先，对IGBT区域101进行说明。IGBT区域101中，在半导体区域20的第I部分20a与电极10之间设置有p+型集极区域25 (第2半导体区域)。集极区域25与电极10相接。在半导体区域20的第I部分20a与电极11之间，设置有P型基极区域30 (第3半导体区域)。在基极区域30与电极11之间，选择性地设置有n+型发射极区域40(第4半导体区域)。发射极区域40沿X方向延伸。基极区域30及发射极区域40与电极11相接。此外，在IGBT区域101中，也可将半导体区域21的部分21a换称为η型基极区域21a，将半导体区域22的部分22a换称为η型缓冲区域22a，将电极10换称为集极电极10，将电极11换称为发射电极11。此外，栅极电极50 (第3电极)隔着栅极绝缘膜51 (第I绝缘膜)而与半导体区域20的第I部分20a、基极区域30及发射极区域40相接。栅极电极50从电极11侧向电极10侧延伸，沿X方向延伸。多个栅极电极50各自沿Y方向排列。图1(a)所示的栅极电极50的构造是所谓的沟槽栅极型构造，但其构造也可为平面型。如此，在IGBT区域101中，设置有具备发射电极、n+型发射极区域、p型基极区域、η型基极区域、P+型集极区域、集极电极及栅极电极的IGBT。接下来，对FWD区域102进行说明。在FWD区域102中，在电极10与电极11之间，设置有半导体区域20的第2部分20bο在半导体区域20的第2部分20b与电极10之间，设置有n+型阴极区域26 (第5半导体区域)。阴极区域26与电极10相接。阴极区域26与电极10欧姆接触。阴极区域26的杂质浓度高于半导体区域本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于具备：第1电极；第2电极；以及第1导电型的第1半导体区域，设置于所述第1电极与所述第2电极之间；且所述半导体装置具有：第1元件区域，具有设置于所述第1半导体区域与所述第1电极之间的第2导电型的第2半导体区域、设置于所述第1半导体区域与所述第2电极之间的第2导电型的第3半导体区域、设置于所述第3半导体区域与所述第2电极之间的第1导电型的第4半导体区域、以及隔着第1绝缘膜设置于所述第1半导体区域、所述第3半导体区域及所述第4半导体区域内的第3电极；第2元件区域，具有设置于所述第1半导体区域与所述第1电极之间且杂质浓度高于所述第1半导体区域的第1导电型的第5半导体区域、以及设置于所述第1半导体区域与所述第2电极之间的第2导电型的第6半导体区域；以及分离区域，具有第2导电型的第7半导体区域，且位于所述第1元件区域与所述第2元件区域之间，所述第2导电型的第7半导体区域设置于所述第1半导体区域与所述第2电极之间，且与所述第2电极相接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小仓常雄，三须伸一郎，末代知子，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。