本实施方式涉及半导体装置。根据一个实施方式，半导体装置包括：半导体层，具有第1面、以及与所述第1面相反一侧的第2面；控制电极，设置于所述半导体层的第2面一侧；布线，设置于所述第2面上，与所述控制电极电连接。所述布线具有设置于所述第2面上的第1部分、以及从所述第1部分到达所述半导体层中的至少一个第2部分。
【技术实现步骤摘要】
【专利说明】半导体装置(关联申请的引用)本申请以基于在2014年8月13日申请的在先日本专利申请第2014-164683号的优先权利益为基础，并且要求其利益，通过引用而在本文中包含其全部内容。
在本文中说明的实施方式总体上涉及半导体装置。
技术介绍
根据高效的电力使用、节能化等的要求，要求降低用于电力控制等的半导体装置的导通电阻。为了降低导通电阻，增大芯片上的元件区域是有效果的，但芯片尺寸会变大。在半导体装置中，例如，存在具有与控制电极电连接了的布线的半导体装置。在这样的半导体装置的情况下，能够通过减少布线区域，拓宽元件区域而降低导通电阻。然而，由于减少了布线区域，所以有时布线电阻增加。
技术实现思路
实施方式提供能够抑制布线电阻的增加并且降低导通电阻的半导体装置。根据一个实施方式，半导体装置包括:半导体层，具有第1面、以及与所述第1面相反一侧的第2面；控制电极，设置于所述半导体层的第2面一侧；以及布线，设置于所述第2面上，与所述控制电极电连接。所述布线具有设置于所述第2面上的第1部分、以及从所述第1部分到达所述半导体层中的至少一个第2部分。根据上述构成的半导体装置，能够提供能够抑制布线电阻的增加并且降低导通电阻的半导体装置。【附图说明】图1是例示实施方式的半导体装置的示意剖面图。图2是例示实施方式的半导体装置的制造过程的示意剖面图。图3是例示接着图2的制造过程的示意剖面图。图4是例示接着图3的制造过程的示意剖面图。图5是例示了用于形成沟槽(trench)的掩模图案的俯视图。【具体实施方式】以下，参照【附图说明】实施方式。对附图中的相同部分附加相同附图标记，并适当省略其详细说明，而对不同的部分进行说明。此外，附图是示意性的或概念性的，各部分的厚度与宽度的关系、部分之间的大小的比率等，不一定与现实中的相同。另外，即使在表示相同部分的情况下，有时也根据附图而不同地表示相互之间的尺寸、比率。进而，使用各图中所示的X轴、Y轴以及Z轴来说明各部分的配置以及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方、将其相反方向设为下方来说明。在以下的说明中，将第1导电类型设为η型，将第2导电类型设为ρ型来说明。但是，并不限于此，也可以将第1导电类型设为Ρ型，将第2导电类型设为η型。图1是例示实施方式的半导体装置1的示意剖面图。半导体装置1例如是具有沟槽棚.极构造的功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。此外，实施方式并非限定于具有沟槽型栅极构造的M0SFET，例如，也可以是具有平面型栅极构造的M0SFET。半导体装置1具备半导体层10、控制电极(以下记为栅极电极20)、以及布线(以下记为栅极布线30)。半导体层10例如具有第1面10a、以及与第1面10a相反一侧的第2面10b。栅极电极20设置于半导体层10的第2面10b —侧。栅极布线30设置于第2面10b之上。半导体层10具有例如第1层(以下记为η型漏极层13)、以及第2层(以下记为ρ型基极层15)。ρ型基极层15设置于η型漏极层13之上。η型漏极层13具有第1面10a。P型基极层15具有第2面10b。栅极电极20设置于ρ型基极层15以及η型漏极层13之中。栅极电极20例如在从Ρ型基极层15朝向η型漏极层13的方向上延伸。栅极电极20的下端20a处于η型漏极层13之中。在该例子中，设置多个栅极电极20。进而，半导体层10具有第3层(以下记为η型源极层17)。η型源极层17选择性地设置于Ρ型基极层15之上。η型源极层17在与第2面10b平行的第1方向(以下记为X方向)上，设置于相邻的栅极电极20之间。栅极布线30具有第1部分31以及第2部分33。第1部分31设置于第2面10b之上。第2部分33从第1部分31延伸向半导体层10之中。第2部分33例如在从ρ型基极层15朝向η型漏极层13的方向上延伸。第2部分33的下端33a处于ρ型基极层15之中。栅极布线30通过未图示的部分与栅极电极20电连接。栅极布线30例如将多个栅极电极20电连接。进而，半导体装置1具有绝缘膜23、层间绝缘膜29、第1电极(以下记为漏极电极40)以及第2电极(以下记为源极电极50)。绝缘膜23覆盖半导体层10的第2面10b —侧。绝缘膜23具有设置于栅极电极20与半导体层10之间的第1部分23a。第1部分23a作为栅极绝缘膜发挥功能。绝缘膜23具有设置于栅极布线30与第2面10b之间的第2部分23b。层间绝缘膜29设置于各个栅极电极20之上。漏极电极40设置于半导体层10的第1面10a —侧。漏极电极40与半导体层10电连接。漏极电极40例如与η型漏极层13相接。源极电极50选择性地设置于第2面10b上。源极电极50例如以覆盖层间绝缘膜29与η型源极层17的方式来设置。源极电极50与η型源极层17电连接。图2?图4是说明实施方式的半导体装置1的制造过程的示意性剖面图。如图2 (a)所示，在半导体层10之上形成绝缘膜60。半导体层10是例如设置于硅基板上的硅层。另外，半导体层10也可以是硅基板。绝缘膜60例如是氧化硅膜(Si02)。如图2 (b)所示，在绝缘膜60之上形成抗蚀剂膜72。抗蚀剂膜72是使槽74以及槽76形成于在绝缘膜60之上形成了的抗蚀剂膜中而得到的。槽74以及槽76分别通过光刻法形成。槽74以及槽76分别连通到绝缘膜60。例如，槽74以及槽76分别在与第2面10b平行、且与X方向垂直的第2方向(以下记为Y方向)上延伸。槽74的X方向上的宽度比槽76的X方向上的宽度宽。如图2 (c)所示，在绝缘膜60中形成槽64与槽66。槽64以及槽66分别通过使用抗蚀剂膜72对绝缘膜60进行蚀刻来形成。之后，抗蚀剂膜72被去除。槽64以及槽66分别连通到半导体层10。例如，槽64以及槽66分别在Y方向上延伸。槽64的X方向上的宽度比槽66的X方向上的宽度宽。如图3 (a)所示，在半导体层10的第2面10b —侧，形成沟槽84与沟槽86。沟槽84以及沟槽86通过将设置了槽64以及槽66的绝缘膜60作为掩模，采用例如RIE (Reactive1n Etching,反应离子蚀刻)选择性地蚀刻半导体层10来形成。在此，将与第2面10b垂直、且从第1面10a朝向第2面10b的方向设为第3方向(以下记为Z方向)。并且，将与第3方向相反的方向设为-Z方向。沟槽84的-Z方向上的深度比沟槽86的-Z方向上的深度深。这是基于微负载(microloading)效应。例如，当在宽度不同的槽中蚀刻半导体层10的情况下，在宽度宽的槽中的蚀刻速度比在宽度窄的槽中的蚀刻速度快。即，与X方向上的宽度宽的槽64连通的半导体层10的朝向-Z方向的蚀刻速度比与X方向上的宽度窄的槽66连通的半导体层10的朝向-z方向的蚀刻速度快。如图3(b)所示，绝缘膜23以覆盖半导体层10的第2面10b —侧当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体装置，包括：半导体层，具有第1面、以及与所述第1面相反一侧的第2面；控制电极，设置于所述半导体层的所述第2面一侧；以及布线，设置于所述第2面上，具有设置于所述第2面上的第1部分、以及从所述第1部分到达所述半导体层中的至少一个第2部分，并且，所述布线与所述控制电极电连接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：富田茂树，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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