智能半导体开关制造技术

本公开涉及智能半导体开关。一种半导体器件包括半导体衬底，半导体衬底包括垂直晶体管并且具有第一类型的掺杂剂。晶体管的每个晶体管单元具有形成在衬底中的体区域并且具有第二类型的掺杂剂。体区域与衬底形成第一pn结。第一阱区域形成在衬底中并且具有第二类型的掺杂剂，从而与衬底形成第二pn结。开关将该第一阱区域连接至体区域。第二阱区域形成在衬底中并且具有第二类型的掺杂剂以与衬底形成第三pn结。检测电路集成在第二阱区域中并且用于检测第一pn结是否被反向偏置。开关将第一阱区域与晶体管单元的体区域连接或断开，并且当第一pn结被反向偏置时，开关被断开，并且当第一pn结未被反向偏置时，开关被闭合。

【技术实现步骤摘要】

本公开涉及集成电子电路器件的领域，具体地涉及一种包括集成在一个半导体裸片中的M0S晶体管和附加电路的集成电子电路器件。
技术介绍
许多功率半导体开关与附加的低功率模拟和数字电路组合在单个半导体芯片中。附加电路可以附加地包括，尤其，用于生成驱动器信号以激活和去激活功率半导体开关的驱动器电路、用于处理诸如芯片温度、输出电流之类的所测量的信号的传感器和测量电路以及用于与诸如微控制器等其他器件进行通信的电路。功率半导体开关经常被实现为垂直晶体管，诸如垂直M0SFET或者IGBT。垂直晶体管通常在半导体芯片的相对侧(顶侧和底侧)上具有功率电极(例如，在M0SFET的情况下，漏极电极和源极栅极，或者在IGBT的情况下，集电极电极和发射极电极)。在这样的具有垂直功率晶体管的智能半导体开关中，衬底通常电连接至功率半导体开关的一个负载电流端子(例如，漏极端子、集电极端子)。例如，如果功率半导体开关是垂直M0S晶体管，则M0S晶体管的漏极电极被电连接至半导体衬底，并且因此晶体管的漏极电势也限定了衬底的电势。所提及的附加的模拟和数字电路也集成在半导体衬底中，其中电路部件通过pn结隔离而与周围衬底隔离。例如，衬底可以是η型掺杂的，并且所提及的附加电路可以被实现在形成于η型掺杂衬底(η衬底)内的ρ型掺杂阱(ρ阱)内。所得到的在η衬底和ρ阱之间的pn结在集成电路的操作期间被反向偏置，并且因此pn结将ρ阱中的电路部件与周围的η衬底电隔离。
技术实现思路
在此公开了一种半导体器件。根据第一示例，该器件包括掺杂有第一类型的掺杂剂的半导体衬底。由一个或多个晶体管单元组成的垂直晶体管形成在衬底中，并且每个晶体管单元具有形成在衬底中并且掺杂有第二类型的掺杂剂的体区域。体区域与周围的衬底形成第一 pn结。至少第一讲区域形成在衬底中并掺杂有第二类型的掺杂剂以与衬底形成第二 pn结。该第一阱区域经由半导体开关电连接至垂直晶体管的体区域。第二阱区域形成在衬底中并掺杂有第二类型的掺杂剂以与衬底形成第三pn结，并且检测电路至少部分地集成在第二阱区域中，并且被配置成用来检测第一 pn结是否被反向偏置。半导体开关被配置成将晶体管单元的第一阱区域与体区域电连接或断开，其中当第一 pn结被反向偏置时，该开关被驱动以断开，并且当第一 pn结不被反向偏置时，该开关被驱动以闭合。【附图说明】参考下面的附图及描述可以更好地理解技术。附图中的部件不一定成比例；相反地，重点放在图示技术的原理上。而且，在附图中，相同的附图标记指代对应的部分。在附图中:图1图示了作为用于开关电感负载的低侧开关的功率M0S晶体管的基本配置；图2图示了在一个半导体芯片中的功率M0S晶体管和附加低功率电路的一个示例实施方式；图3图示了根据一个实施例的包括通过pn结隔离与衬底隔离的垂直功率M0S晶体管和附加低功率电路的半导体器件；图4图示了表示具有用于将ρ阱与功率晶体管的单元阵列去耦合的附加电路的图3的结构的电路图；图5更详细地图示了图3的器件。【具体实施方式】图1图示了被配置成开关电感负载L的低侧半导体开关的基本应用。在本示例中，功率M0SFET ?\被用作半导体开关。MOSFET Τ 1与诸如栅极驱动器电路10之类的另外的模拟和数字电路一起集成在半导体芯片中。栅极驱动器电路10接收逻辑信号SIN，并被配置成生成用于将半导体开关接通和关断的对应的驱动器信号。在本示例中，驱动器电路10连接至MOSFET ?\的栅极，并且生成合适的栅极电压或栅极电流作为驱动信号以激活或者去激活MOSFET Tj^MOS沟道。当使用低侧开关时，MOSFET T i连接在第一供电节点和输出节点之间。第一供电节点通常为提供有地电势V_的接地端子GND。输出节点通常连接至半导体芯片的相应的外部输出端子OUT。负载L连接在输出端子OUT和提供有供电电压VDD的第二供电端子SUP之间。供电电压VDD也可以用于提供集成在芯片中的另外的电路，诸如栅极驱动器10。然而，不同的电压供电也可以用于该目的。当MOSFET !\激活时，输出端子OUT处的电压V QUT近似等于地电势V _，并且跨负载L的电压降近似等于VDD。在正常操作下，MOSFET ?\的本征反向二极管DR被反向偏置并且阻断。然而，在一些情况下，输出电压V-可以被迫为负值(相对于地电势V?)，并且因此反向二极管队可以变为(至少暂时地)正向偏置且导通。这样的情况可以是，尤其，由于静电放电(ESD)所致的供电端子处的干扰、与电感负载组合的供电电压的损耗等。虽然反向二极管的正向偏置对于MOSFET ?\本身不一定成问题，但是它可以不利地影响集成在半导体芯片中的另外的(低功率)电路的操作。这些不利影响是在单个半导体芯片中包括垂直功率MOSFET和另外的(模拟和数字)电路的“智能功率开关”的特定设计的结果。图2是半导体芯片的截面图，并且示意性地图示了包括垂直功率MOSFET以及另外的模拟和/或数字电路的智能功率开关的一个示例实施方式。这样的另外的电路可以包括，尤其，用于生成用于MOSFET的栅极信号的栅极驱动器电路、用于与外部控制器通信的通信电路、用于测量和处理表示待测物理参数(例如，温度、负载电流)的信号的测量电路等。半导体器件(例如，智能功率开关)包括半导体(硅)衬底10，半导体衬底10可以包括布置在其上的单晶硅外延层11。衬底10和外延层11掺杂有第一类型的掺杂剂。在本示例中，使用η型掺杂剂(例如，磷、砷等)。衬底10和外延层11 一起被称为半导体本体1或者简单地称为芯片。几个掺杂阱区域12、22形成在半导体本体中。阱区域邻接半导体本体的顶表面并且在垂直方向上延伸至半导体本体1中。阱区域掺杂有第二类型的掺杂剂。在本示例中，使用Ρ型掺杂剂(例如，硼、招等)。Ρ型掺杂阱区域也被称为Ρ阱，其可以通过例如扩散或离子注入的方式形成。多个ρ阱12形成由多个晶体管单元组成的(η沟道)MOSFET ?\的体区域。ρ阱12和η型掺杂半导体本体形成第一 pn结J1，第一 pn结J1可以被视为MOSFET ?\的本征反向二极管DR (参见图1)。应当注意的是，图2图示了截面，其中ρ阱12 (体区域)在所描绘的截面平面中看起来是分离的。然而，P阱可以在另一截面平面中连贯地连接在一起使得形成一个连贯的体区域。类似地，单独的晶体管单元的漏极区域可以是由衬底10形成的一个连贯的漏极区域。然而，由多个(连贯的或不连贯的)晶体管单元组成的垂直晶体管是众所周知的，并且因此此处不再进一步讨论。至少一个源极区域13被嵌入在ρ阱12中的至少一个ρ阱中。源极区域13掺杂有第一类型的掺杂剂。在本示例中，源极区域13被η型掺杂以形成η沟道MOSFET。如上文关于ρ阱12所提及的，源极区域13在所描绘的截面中看起来是分离的，但是可以在另一截面平面中连贯地连接在一起以便有效地形成一个连贯的源区域。然而，也不一定是这种情况。也可以在每个ρ阱12中嵌入体接触区域14。体接触区域14掺杂有与ρ阱相同类型的掺杂剂，但是通常施加更高的掺杂浓度以允许P阱12与布置在半导体本体的顶表面上的源极电极16之间的欧姆接触。源当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，掺杂有第一类型的掺杂剂；垂直晶体管，由一个或者多个晶体管单元组成，每个晶体管单元具有形成在所述衬底中并且掺杂有第二类型的掺杂剂的体区域；所述体区域与周围的衬底形成第一pn结；至少一个第一阱区域，形成在所述衬底中并且掺杂有第二类型的掺杂剂以与所述衬底形成第二pn结，所述第一阱区域经由半导体开关电连接至所述垂直晶体管的所述体区域；第二阱区域，形成在所述衬底中并且掺杂有第二类型的掺杂剂以与所述衬底形成第三pn结；以及检测电路，至少部分地集成在所述第二阱区域中并且被配置成检测所述第一pn结是否被反向偏置，其中所述半导体开关被配置成将所述第一阱区域与所述晶体管单元的所述体区域电连接或断开，其中当所述第一pn结被反向偏置时，所述开关被驱动以断开，并且当所述第一pn结不被反向偏置时，所述开关被驱动以闭合。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D·I·莫海，A·芬尼，A·阿波斯托尔，A·V·丹奇维，A·科布扎鲁，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE