通用串行器架构制造技术

本发明专利技术涉及通用串行器架构。描述用于通用串行器-解串器(SerDes)架构(400)的系统和方法。在各种实施例中，收发器可以包括：耦合到SerDes接口的数据查询电路(401)的第一多个数据触发器(402)；耦合到数据查询电路(401)的第二多个数据触发器(403)；多个锁存器(404)，多个锁存器中的每个锁存器(404)耦合到第二多个数据触发器中的对应数据触发器(403)；和耦合到多个锁存器(404)、第一多个数据触发器(402)和发射器电路的多个多路复用器(405)。

【技术实现步骤摘要】

本专利技术一般涉及电子通信，并且更具体地涉及用于通用串行器-解串器（SerDeS) 架构的系统和方法。
技术介绍
串行器-解串器（SerDes)是在高速应用中用来在串行和并行接口之间转换数据 的电子电路。通常，第一SerDes接口在发射装置（例如，通信装置、接口适配器、半导体芯 片、电子电路等）处实施，并且第二SerDes接口在接收装置处实施。SerDes接口允许这些 装置通过不同线路或信道串行地发射和接收数据，因此需要比两个装置之间执行相同数据 的并行传输时需要的输入/输出（I/O)引脚或互连件数目少的输入/输出（I/O)引脚或互 连件的数目。 现在存在许多不同的使用中的电子通信标准。例如，USB3.0是通用串行总线 (USB)标准的第三个主要版本。除其他特征之外，USB3.0增加了被称为"SuperSpeed"（超 速，SS)的传输模式，其能够以高达5Gbit/s(625MB/s)的速度传输数据。外围部件互连快 传（PCIe)是能够以2Gbit/s(250MB/s)到高于15Gbit/s(~2000MB/S)(取决于应用）的 速度传输数据的另一种高速通信总线标准。串行ATA(SATA)是将主机总线适配器连接到大 容量存储装置（诸如硬盘驱动器和光学驱动器）的又一种总线接口。 对此专利技术人认识到设计单个SerDes以支持所有标准是具有挑战性的，因为每个 标准的要求不同。设计具有针对每个具体标准独立设计的特征/块的电路是可能的，但在 硅或印刷电路板（PCB)面积和设计循环时间方面是不可行的。因此，为解决这些和其他顾 虑，对此专利技术人已开发了通用SerDes发射器物理层（"PHY"或第1层）架构的系统和方法。
技术实现思路
描述用于通用串行器-解串器（SerDes)架构的系统和方法。在一个示例性非限 制实施例中，收发器可以包括耦合到SerDes接口的数据查询电路的第一多个数据触发器； 耦合到数据查询电路的第二多个数据触发器；多个锁存器，多个锁存器中的每个锁存器耦 合到第二多个数据触发器中的对应数据触发器；以及耦合到多个锁存器、第一多个数据触 发器和发射器电路的多个多路复用器。SerDes接口可以经配置以利用两个或更多个不同通信标准运行。例如，两个 或更多个不同通信标准包括通用串行总线（USB)标准、外围部件互连（PCI)标准或串行 ATA(SATA)标准。 在一些实施方式中，第一多个数据触发器可以包括七个数据触发器，第二多个数 据触发器可以包括另外七个数据触发器，多个锁存器可以包括七个锁存器，并且多个多路 复用器可以包括七个多路复用器。第一多个数据触发器中的第一数据触发器可以经配置以 接收存储在数据查询电路中的第一数据位，并且第二多个数据触发器中的第一数据触发器 可以经配置以在相同时钟循环接收存储在数据查询电路中的第二数据位。第一多个数据触 发器中的第二到第七数据触发器可以经配置以接收关于第一数据位的电压信息，并且第二 多个数据触发器中的第二到第七数据触发器可以经配置以接收关于第二数据位的电压信 息。第一多个触发器和第二多个触发器中的每个触发器可以具有耦合到数据查询电 路的D输入端。多个多路复用器中的给定一个多路复用器的第一输入端可以耦合到第一多 个数据触发器中的第一数据触发器的Q输出端，多个锁存器中的对应锁存器可以耦合到第 二多个数据触发器中的第一数据触发器的Q输出端，多个多路复用器中的给定一个多路复 用器的第二输入端可以耦合到多个锁存器中的对应锁存器的输出端，以及多个多路复用器 中的给定一个多路复用器的输出端可以耦合到发射器电路的输入端。而且，第一多个数据 触发器和第二多个数据触发器中的每个数据触发器、多个锁存器中的每个锁存器、多个多 路复用器中的每个多路复用器以及发射器电路可以基于时钟信号运行，该时钟信号的数据 速率是SerDes接口使用的数据速率的一半。收发器可以进一步包括耦合到第一多个数据触发器或第二多个数据触发器中的 给定数据触发器的置位/复位发生电路，该置位/复位发生电路经配置以提供低频周期性 信令（LFPS)和信标信令。置位/复位发生电路可以包括经配置以接收LFPS数据的延迟电 路；经配置以接收LFPS数据的第一反相器；经配置以接收延迟电路的输出的第二反相器； 经配置以接收第一反相器的输出和延迟电路的输出的第一或门；经配置以接收第二反相器 的输出和LFPS数据的第二或门；经配置以接收逻辑高和第一或门的输出的第一多路复用 器，其中第一多路复用器的输出端耦合到给定数据触发器的置位输入端；以及经配置以接 收逻辑高和第二或门的输出的第二多路复用器，其中第二多路复用器的输出端耦合到给定 数据触发器的复位输入端。收发器可以进一步包括SATA空闲发生电路，其耦合到第一多个数据触发器或第 二多个数据触发器中的给定数据触发器的置位输入端和复位输入端，该SATA空闲发生电 路经配置以提供具有选定共模电压的终端（termination)。 在另一个示例性非限制实施例中，SerDes接口可以经配置以根据两个或更多个通 信标准运行，该SerDes接口包括：耦合到数据查询电路的第一多个数据触发器；耦合到数 据查询电路的第二多个数据触发器；多个锁存器，该多个锁存器中的每个锁存器耦合到第 二多个数据触发器中的对应数据触发器；以及耦合到多个锁存器、第一多个数据触发器和 发射器电路的多个多路复用器，其中两个或更多个不同通信标准包括USB标准、PCI标准或 SATA标准，并且其中数据触发器、锁存器、多路复用器和发射器电路中的每个基于时钟信号 运行，该时钟信号的数据速率是多个通信标准中的选定通信标准的数据速率的一半。 在又一个示例性非限制实施例中，通信装置可以具有SerDes电路，该SerDes电路 包括第一多个触发器；第二多个触发器，其中第一多个触发器和第二多个触发器中的每个 触发器具有耦合到数据查询电路的D输入端；多个锁存器，每个锁存器耦合到第二多个触 发器中的对应触发器；以及多个多路复用器，其中多个多路复用器中的给定多路复用器的 第一输入端耦合到第一多个数据触发器中的第一数据触发器的Q输出端，其中多个多路复 用器中的给定多路复用器的第二输入端经由多个锁存器中的对应锁存器耦合到第二多个 数据触发器中的第一数据触发器的Q输出端，并且其中多个多路复用器中的给定多路复用 器的输出端耦合到发射器电路的输入端，并且其中SerDes接口基于时钟信号运行，该时钟 信号的数据速率是两个或更多个通信标准中的选定通信标准的数据速率的一半。 在一些实施例中，一个或更多个电子电路、通信装置或计算机系统可以执行本文 中描述的技术中的一个或更多个。在另外一些实施例中，电子电路可以实施物理层（PHY) 收发器或芯片，其可以，例如，在电子装置、计算机系统和/或移动和消费者应用（诸如智 能电话、平板计算机、数字TV和联网）中使用。在又一些实施例中，一种装置可以包括至 少一个处理器或控制器和存储器。处理器或控制器的实例包括，但不限于，数字信号处理器 (DSP)、专用集成电路（ASIC)、片上系统（SoC)电路、现场可编程门阵列（FPGA)、微处理器当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种收发器，其包括：耦合到串行器‑解串器即SerDes接口的数据查询电路的第一多个数据触发器；耦合到所述数据查询电路的第二多个数据触发器；多个锁存器，所述多个锁存器中的每个锁存器耦合到所述第二多个数据触发器中的对应数据触发器；和耦合到所述多个锁存器、所述第一多个数据触发器和发射器电路的多个多路复用器。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：S·K·斯里纳丝，G·库尔卡尼，C·马德姆塞蒂，P·K·阿巴拉，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US