嵌入的ECC地址映射制造技术

描述了用于使ECC数据与存储器页中的高速缓存行数据嵌在一起装置、系统和方法。在一个实施例中，电子设备包括处理器和用于接收对向存储器设备读取或写入数据的请求的存储器控制逻辑，其中所述数据被映射至包括多个高速缓存行的存储器页，置换多个高速缓存行中的至少一部分以使纠错码信息与数据嵌在一起，并且将多个高速缓存行的所述一部分重映射至另一存储器位置，并且取回或存储存储页上的数据和纠错码信息。也公开和要求保护了其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】
概括而言，本专利技术涉及电子领域。更加具体而言，本专利技术的一些实施例通常涉及嵌入的纠错码(ECC)地址映射。
技术介绍
多种电子设备可以包含存储器技术。在例如智能电话和平板计算机的一些电子设备中使用的存储器需要高容量，但这些是成本敏感的应用，在这些应用中将纠错码(ECC)比特加入存储器的开销是不可接受的。在电子设备的其他市场中，例如在服务器产品的领域中，高容量设备可以是有用的。然而，这些市场一贯地要求来自存储器设备的高可靠性，该要求使得ECC特征在存储器设备中成为必需。因此，用于在高容量存储器设备中实施ECC的技术可以找到效用。【附图说明】参考附图而提供了详细的实施方式。在附图中，附图标记的最左边的数字标识了在其中该附图标记首次出现的附图。在不同附图中使用相同的附图标记指示相似或相同的项目。图1是根据在本文中所讨论的各个实施例的示意方框图，其示出了用于实施嵌入的ECC地址映射的装置的组件。图2A是根据在本文中所讨论的各个实施例的可以适应于实施嵌入的ECC地址映射的示例性存储器的示意方框图。图2B是根据在本文中所讨论的各个实施例的存储器页的示意图。图2C是根据在本文中所讨论的各个实施例的存储器映射方案的示意图。图3-4是根据在本文中所讨论的各个实施例的示出了用于实施嵌入的ECC地址映射的方法中的操作的流程图。图5是根据在本文中所讨论的各个实施例的针对嵌入的ECC地址映射的存储器映射方案的示意图。图6-10是根据在本文中所讨论的各个实施例的可以适应于实施ECC存储器管理的电子设备的示意方框图。【具体实施方式】在以下的描述中，为了提供对各个实施例的透彻的理解而阐述了许多具体细节。然而，可以在没有具体细节的情况下实践本专利技术的各个实施例。在其他实例中，没有详细地描述公知的方法、过程、组件和电路，以便不使本专利技术的实施例晦涩难懂。而且，可以利用例如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)、或硬件和软件的一些组合的各种方式来执行本专利技术的实施例的各个方面。为了本公开的目的提及的“逻辑”将表示硬件、软件或其一些组合。在本文中所描述的是用于将ECC比特映射至存储器设备(例如，动态随机存取存储器(DRAM)设备)的一部分中的技术，其中所述存储器设备的一部分不包括专用的ECC容量。在各个实施例中，针对任意给定的高速缓存行的ECC比特可以位于与该高速缓存行相同的DRAM页(或行)中。这允许公共DRAM激活命令同时用于高速缓存行数据存取和ECC数据存取，从而节能并降低延迟。在页中的ECC数据的布置可以被布置以增加页点击率，这可以共享针对第一高速缓存行读取的相同块的ECC数据比特。而且，被置换从而为ECC数据比特腾出空间的高速缓存行，以及保护被置换的高速缓存行所需要的ECC数据比特一起，被重新定位至替代的DRAM页。在一些实施例中，可以将高速缓存行的块映射至DRAM物理空间中，使得，当连同存储器控制器而使用时，允许待机功率降低。如果支持低功率模式所需要的数据可以被分配到DRAM的小部分中，则利用部分阵列自刷新(PASR)技术将DRAM的剩余部分置于类似断电状态是可能的。可以在各种电子设备(例如，包括服务器、台式计算机、笔记本型计算机、智能电话、平板计算机、便携式游戏机等)中提供在本文中所讨论的技术，其中所述电子设备可以包括存储器系统，所述存储器系统包括通常被组装成双列直插式存储模块(DIMM)的多个DRAM芯片。在一些实施例中，可以在将被集成在电子设备中的存储器控制器中实施逻辑。或者，可以在DIMM级处实施逻辑以控制DIMM中的多个DRAM的操作。图1是根据在本文中所讨论的各个实施例的可以适应于实施嵌入的ECC地址映射的电子设备的组件的示意方框图示出。参考图1，在一些实施例中，中央处理单元(CPU)封装100可以包括耦合至控制集线器120的一个或多个CPU 110。控制集线器120包括存储器控制器122和存储器接口 124。存储器控制器122通过总线120耦合至本地存储器130。存储器接口 124通过通信总线160耦合至一个或多个远程存储器设备140。存储器设备140可以包括控制器142以及一个或多个存储器库(bank)150。在各个实施例中，可以利用耦合至向控制器142提供通信链路的存储器通道144的一个或多个直插式存储模块(DIMM)来实施存储器组150。存储器设备140中的存储器组150的具体配置是不重要的。在各个实施例中，存储器设备140可以被实施为利用一个或多个DRAM存储模块的存储器系统。图2A是根据在本文中所讨论的各个实施例的可以适应于实施ECC存储器管理的示例性存储器设备140的示意方框图。参考图2A，在一些实施例中，存储器设备140可以包括耦合至向存储器控制器142提供通信链路的存储器通道270的一个或多个直插式存储模块(DIMM) 250。在图2A中描述的实施例中，每个DIMM包括第一组(rank) 255和第二组260，其中的每个包括多个DRAM模块265。本领域技术人员将理解的是，存储器设备140可以包括更多或更少的DIMM 250，以及每DIMM的更多或更少的单元。而且，一些电子设备(例如，智能电话、平板计算机等)可以包括由一个或多个DRAM组成的更简单的存储器系统。图2B是可以存储在DRAM 265中的存储器的页的示意图。在一些实施例中，存储器的每个2048B页保持30个高速缓存行的数据，其中的每个是64字节并且每高速缓存行有4B的ECC数据。因此，2048B中的1920B用于数据，同时，剩余部分被分配至ECC数据和元数据。在一些实施例中，将ECC数据存储在页的末尾，如图2B所示。在一些实施例中，64B的高速缓存行和32B的ECC数据中可以跨相同的数据通道被递送。可以使用BL8的突发长度来读取高速缓存行，而可以使用BL4来读取ECC数据。如上文所述，在一些实施例中，存储控制器122或存储器设备140中的控制器142之中的至少一个包括用于实施嵌入的ECC地址映射操作的逻辑。将参考图3-5来描述通过存储器控制器122和/或控制器142实施的ECC地址映射操作。图3示出了可以通过存储器控制器122或存储器设备140中的控制器142中的至少一个而实施的高速缓存行写入操作，以实施嵌入的ECC地址映射。例如高速缓存行读取、ECC写入和ECC读取的其他操作具有相似的流程。参考图3，在操作310处，存储器控制器122或控制器142接收对将高速缓存行数据写入至本地存储器130或存储器设备140的页的请求。在操作320处，将被置换的高速缓存行重映射至替代的存储器位置。参考图2C，在一些实施例中，存储器设备被分成多个部分阵列280并且被置换的高速缓存行被重映射至部分阵列的顶部，其中写入操作定向至该部分阵列的顶部。在操作325处，将高速缓存行数据存储在存储器的页中。如图2C所示，构建了所得到的存储器，使得每个部分阵列包括数据和保护在部分阵列中的数据所必需的所有的ECC信息两者。因此，可以利用部分阵列自刷新(PASR)逻辑将每个部分阵列都独立地置于低功率状态，从而降低存储器设备140的功率消耗。参考图4-5描述了存储器映射操作的进一步的方面。参考图4-5，当存储器存取请求到本文档来自技高网...

【技术保护点】
一种电子设备，包括：处理器；以及存储器控制逻辑，用于：接收对存储设备上的数据进行存取的请求，其中所述数据被映射至包括多个高速缓存行的存储器页；置换所述多个高速缓存行中的至少一部分以使纠错码信息与所述数据嵌在一起；将所述多个高速缓存行中的所述一部分重映射至另一存储器位置；并且存取所述存储器页上的所述数据和所述纠错码信息。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：P·D·沃格特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US