多层电路组件的制造制造技术

本发明专利技术涉及多层电路组件的制造，提供形成像是多层电感器或变压器的电路组件的晶圆级方法。该方法包括，例如:在衬底之上的至少一层中形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料至少部分地围绕并覆盖该组件的该导电部；部分固化该聚合物介电材料以获得部分硬化的聚合物介电材料；且抛光该部分硬化的聚合物介电材料低到该导电部分的高度。该抛光平坦化该部分硬化的聚合物介电材料且暴露该导电部的上表面，以利于在该导电部之上形成该组件的至少一个其余导电部且与其电接触。抛光后，完成该聚合物介电材料的固化。在一个实施例中，该导电部与该其余导电部至少部分地定义该组件的导电线圈。

【技术实现步骤摘要】

本专利技术关于制造电路组件的方法，更详而言之，是有关于电路组件的批量制造(bulk-fabrication)的晶圆级方法，像是多层电感器或多层变压器。
技术介绍
近年来，现代超高密度集成电路的特征已经稳定地减小尺寸，努力提高电路的整体速度、性能及功能性。因此，由于各种电子组件，像是晶体管、电容器、二极管等等，在集成密度上显著且持续的改善，所以半导体产业持续经历巨大成长。这些改善主要是来自于持续且成功地努力减少组件的临界尺寸(即，最小特征尺寸)，直接造成制程设计人员具备把越来越多的组件集成到一半导体芯片的特定区域内的能力。集成电路设计的改善基本上已是二维(2D)；即是说，改善主要是涉及到半导体芯片表面上的电路布局。然而，当装置特征持续进行积极缩放，以及更多的半导体组件被放置在单一芯片的表面上时，电路功能需要的电互连所需数量会显着增加，导致整体电路布局逐渐地变成更为复杂且密集封装。此外，尽管光刻工艺的改善在二维电路设计的集成密度中已经取得明显的进展，简单的减少特征尺寸会迅速地接近目前仅能在二维中实现的限制。当电子装置在单一芯片上的数量迅速增加时，三维(3D)集成电路布局，像是堆栈式芯片设计，正被考虑用于某些半导体装置或电路，部分用于克服该特征尺寸和与二维布局相关的密度限制。在三维集成设计中，二个或更多的半导体芯片可以结合在一起，且在这些芯片之间会形成电连接。电路组件，像是电容器、电感器、变压器等，被广泛运用在各种电子电路上。通常，电感器或电容器是离散的装置，经由耦合到例如电子电路的主机板而分别制造并集成到电子电路中。这种电路组件的现有设计可能不适合使它们容易集成到三维电路布局中。
技术实现思路
通过本专利技术提供在衬底上形成电路组件的方法，一方面克服现有技术的缺点，并提供额外优点。本专利技术形成方法包括:在该衬底之上的至少一层中形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料至少部分地围绕且覆盖该电路组件的该至少一个导电部；部分固化该聚合物介电材料以获得部分固化的聚合物介电材料；抛光该部分固化的聚合物介电材料使其低至该电路组件的该至少一个导电部的高度；以及形成该电路组件的至少一个其余导电部，并与该电路组件的该至少一个导电部电接触。其他特征及优点通过本专利技术的技术实现。本专利技术的其他实施例与态样在本文中详述且视为是所要求保护的本专利技术的一部分。附图说明本专利技术的一或多个态样被特别指出并在本说明书结论的权利要求中作为例子明确要求保护。从下文详述结合附图，本专利技术的前述及其他目的，特征及优点是显而易见的。图1A根据本专利技术的一或多个态样，显示由制造工艺形成的多层电路组件的实施例，；图1B根据本专利技术的一或多个态样，显示图1A中沿着线1B-1B的多层电路组件的剖面正视图；图1C根据本专利技术的一或多个态样，显示图1B中沿着线1C-1C的多层电路组件的剖面俯视图；图2A到图2W根据本专利技术的一或多个态样，显示多个多层电路组件的晶圆级制造工艺的实施例；以及图3根据本专利技术的一或多个态样，显示可用于晶圆级的多层电路组件的批量制造的概述。具体实施方式本专利技术的态样及某些特征、优点及其中细节，将参照附图所示的非限制性实施例更充分解释如下。已知的材料、制造工具、制程技术等等的描述，省略以便不会非必要地模糊本专利技术的细节。然而，应当理解的是，该详细描述与该具体示例，尽管示出本专利技术的实施例，但仅是以示例方式示出，而不是以限制方式。在本专利技术的基本观念的精神和范围内作的各种替换、修改、添加和/或配置，对于本领域的技术人士来说将是显而易见的。还要注意的是所参考的附图，为了方便了解是不按比例绘制，其中贯穿不同附图中的所使用的相同参考数字表示相同或类似的组件。下文中本专利技术是晶圆级的批量工艺，用于制造大量的离散电路组件，像是电感电路组件，包括电感器或变压器。须注意，本文使用的“晶圆级(wafer-level)”是指多个电路组件横跨衬底的制造，像是横跨半导体晶圆或用于制造集成电路的其他晶圆的上表面，或者，晶圆级可以指例如，在太阳能产业的太阳能电池阵列的制造期间所使用的面板。本专利技术的制造工艺的其他应用对于本领域的技术人士来说是显而易见的。还需注意的是，所希望的组件形成因素可能满足，像是用于表面安装兼容性的JEDEC四方平面无引脚(QFN)底面积(footprint)，以利于集成该电路组件芯片到任何各种的二维和三维封装。图1A到图1C显示电路组件的一个实施例，一般表示为100，根据本专利技术的方法来制造。共同参照图1A到图1C，电路组件100包括(或设置在之上)衬底101，像是半导体衬底或其他晶圆衬底，且包括，在所示出的实施例中，下导电部110、导电孔部120以及上导电部130接触且如图所示电连接以形成设置在衬底101上的多层结构102。介电材料，像是聚合物介电质105，围绕电路组件100的下导电部110、导电孔部120以及上导电部130。在所示出的构造中，电路组件100显示了变压器的实施例，且薄磁性材料层115被设置在部分由电路组件100的导电孔部120定义的区域内。注意，在示出的变压器构造中，两个线圈被限定在多层结构102中，磁性材料层115至少部分驻留在多层结构102内。特别是，所示出的下导电部110包括多个第一平行导体定向于第一方向，而上导电部130包括多个第二平行导体定向于第二方向，其是从该第一方向偏移。导电接触点111、131，与上导电部130同时期形成(例如)，电连接(在图式的例子)到该结构的相对端附近的不同导电孔120。这些导电孔与下导电部110的各自不同的导体进行电接触。作为一个特定的例子，结构101可具有约500到600微米的厚度，且多层结构102可具有厚度，例如，约70微米，其中下导电部110可约为20微米厚，导电孔部120可约为30微米厚，而上导电部130可约为20微米厚。在一种情况下，磁性材料层115可约为2微米厚。注意这些厚度数目仅供示例。此外，注意在一实施例中，衬底101可以是半导体衬底，像是硅衬底或是含硅的衬底，并且电路组件100的导电部可由金属或金属合金组成，例如铜，其可以用任何合适的工艺，例如电镀，来进行沉积。注意本文示出的图1A到图1C的电路组件100仅供示例，而其它的电路组件，特别是，其它的电感电路组件，像是其它的电感器或变压器组件本文档来自技高网...

【技术保护点】
一种方法，包括:在衬底之上形成电路组件，该形成包括:在该衬底之上的至少一层中形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料，其至少部份地围绕并覆盖该电路组件的该至少一个导电部；部分固化该聚合物介电材料，以获得部分硬化的聚合物介电材料；抛光该部分硬化的聚合物介电材料使其低到该电路组件的该至少一个导电部的高度；以及在该电路组件的该至少一个导电部之上形成该电路组件的至少一个其余导电部并与其电接触。

【技术特征摘要】
2014.07.09 US 14/326,6591.一种方法，包括:
在衬底之上形成电路组件，该形成包括:
在该衬底之上的至少一层中形成该电路组件的至少一个导电部；
提供未固化的聚合物介电材料，其至少部份地围绕并覆盖该电路
组件的该至少一个导电部；
部分固化该聚合物介电材料，以获得部分硬化的聚合物介电材料；
抛光该部分硬化的聚合物介电材料使其低到该电路组件的该至少
一个导电部的高度；以及
在该电路组件的该至少一个导电部之上形成该电路组件的至少一
个其余导电部并与其电接触。
2.如权利要求1所述的方法，还包括在该抛光之后，完成该聚合物
介电材料的固化以获得硬化的聚合物介电材料，该硬化的聚合物介电
材料至少部分地围绕该电路组件的该至少一个导电部，且具有与该电
路组件的该至少一个导电部的上表面共平面的上表面。
3.如权利要求2所述的方法，还包括在该硬化的聚合物介电材料上
方沉积一介电材料层，并在形成该电路组件的该至少一个其余导电部
之前，在该介电材料层上方及该电路组件的该至少一个导电部之上提
供并图案化磁性材料层。
4.如权利要求1所述的方法，其中，该至少一个导电部包括该电路
组件的下导电部，且其中该抛光进一步平坦化该下导电部的上表面。
5.如权利要求4所述的方法，其中，该电路组件的该至少一个其余
导电部包括与该下导电部接触的该电路组件的导电孔部。
6.如权利要求5所述的方法，其中，该电路组件包括多层电感或多
层变压器的其中一个，且该方法还包括在该电路组件的该下导电部之

\t上提供磁性材料层，该磁性材料层至少部分地驻留在由该电路组件的
该导电孔部所定义的区域内。
7.如权利要求5所述的方法，其中，形成该电路组件的该导电孔部
包括至少部分地通过在该导电组件的该下导电部之上进行电镀来形成
该导电孔部。
8.如权利要求5所述的方法，还包括在形成该电路组件的该导电孔
部之后，提供另外一层该未固化的聚合物介电材料，其至少部分围绕
且覆盖该电路组件的该导电孔部，部分硬化在该电路组件的该导电孔
部上方的该另外一层未固化的聚合物介电材料，以获得部分硬化的上
部聚合物介电材料，并抛光该部分硬化的上部聚合物介电材料使其低
到该电路组件的该导电孔部的高度，该部分硬化的上部聚合物介电材
料的該抛光平坦化该部分硬化的上部聚合物介电材料，且暴露该电路
组件的该导电孔部的上表面，以利于形成该电路组件。
9.如权利要求8所述的方法，还包括在该电路组件的该导电孔部之

【专利技术属性】
技术研发人员：L·英格兰，M·A·巴特卡，易万兵，J·B·谭，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY