本发明专利技术提供一种FinFET及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有鳍片；在鳍片的两侧和顶部形成包括依次层叠的牺牲栅极介电层和牺牲栅极材料层的伪栅极结构；沉积层间介电层，以覆盖伪栅极结构、鳍片和半导体衬底；研磨层间介电层，直至露出伪栅极结构的顶部；去除伪栅极结构中的牺牲栅极材料层；联合实施干法蚀刻、表面处理和湿法蚀刻去除伪栅极结构中的牺牲栅极介电层。根据本发明专利技术，可以有效增强对牺牲栅极介电层的去除的控制精度，避免鳍片表面的损耗。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，具体而言涉及一种FinFET及其制造方法、电子装置。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电效应，在静电控制方面的性能也更突出。现有技术通常采用以下工艺步骤形成FinFET器件的鳍片:首先，在硅基体上形成掩埋氧化物层以制作绝缘体上硅(SOI)结构；接着，在绝缘体上硅结构上形成硅层，其构成材料可以是单晶硅或者多晶硅；然后，图形化硅层，并蚀刻所述经图形化的硅层，以形成鳍片。接下来，在鳍片的两侧及顶部形成包括自下而上层叠的栅极介电层和栅极材料层的栅极结构，并在鳍片的两端形成锗硅应力层。如果后续实施高k介电层-金属栅极工艺，则需要先去除栅极结构，现有技术采用一次蚀刻工艺实施所述去除。对于具有22nm及以下工艺节点的FinFET而言，栅极结构中的栅极介电层的厚度很薄，实施一次蚀刻工艺(包含依次实施的干法蚀刻和湿法蚀刻)对于栅极介电层的去除的控制精度很差，导致位于不同鳍片的两侧及顶部的栅极介电层的去除均一性较差，进而造成鳍片表面的损耗。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种FinFET的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有鳍片；在所述鳍片的两侧和顶部形成包括依次层叠的牺牲栅极介电层和牺牲栅极材料层的伪栅极结构；沉积层间介电层，以覆盖所述伪栅极结构、所述鳍片和所述半导体衬底；研磨层间介电层，直至露出所述伪栅极结构的顶部；去除所述伪栅极结构中的牺牲栅极材料层；联合实施干法蚀刻、表面处理和湿法蚀刻去除所述伪栅极结构中的牺牲栅极介电层。在一个示例中，所述干法蚀刻、表面处理和湿法蚀刻的联合实施次序为:所述干法蚀刻一所述表面处理一所述干法蚀刻一所述表面处理一所述湿法蚀刻，所述干法蚀刻为SiCoNi蚀刻，所述表面处理的清洗液为溶解有臭氧的去离子水，所述湿法蚀刻的腐蚀液为氢氟酸。在一个示例中，所述SiCoNi蚀刻的蚀刻气体中含有少量氟。在一个示例中，采用另一干法蚀刻去除所述牺牲栅极材料层。在一个示例中，形成所述伪栅极结构之后沉积所述层间介电层之前，还包括在所述伪栅极结构两侧露出的所述鳍片上形成锗硅应力层的步骤。在一个示例中，采用选择性外延生长工艺形成所述锗硅应力层。在一个示例中，去除所述牺牲栅极介电层之后，还包括下述步骤:形成高k介电层，以覆盖所述鳍片；形成金属栅极，覆盖所述高k介电层和所述层间介电层；执行化学机械研磨直至露出所述层间介电层的顶部。在一个示例中，所述金属栅极包括依次层叠的功函数设定金属层、阻挡层和金属栅极材料层。在一个实施例中，本专利技术还提供一种采用上述方法制造的FinFET器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述FinFET器件。根据本专利技术，可以有效增强对所述牺牲栅极介电层的去除的控制精度，避免所述鑛片表面的损耗。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1F为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的俯视图；图2A-图2F为分别对应于图1A-图1F的沿着栅极的走向得到的器件的示意性剖面图；图3为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的FinFET器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。参照图1A-图1F和图2k_图2F，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的俯视图和对应的沿着栅极的走向得到的器件的示意性剖面图。首先，如图1A和图2A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。接下来，在半导体衬底100上形成鳍片102。为了简化，图例中仅示出一个鳍片，本领域技术人员可以知晓的是，在半导体衬底100上需形成多个鳍片，所述鳍片的宽度全部相同，或者所述鳍片分为具有不同宽度的多个鳍片组。作为示例，在本实施例中，形成鳍片102的步骤如下:先在半导体衬底100上依次沉积掩埋氧化物层101和硅层，所述沉积可以为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、物理气相沉积(PVD)、原子层沉积(ALD)和分子束外延(MBE)中的一种，掩埋氧化物层101的材料可以为硅氧化物，硅层的材料可以为单晶硅，其表面晶向为〈110〉、〈100〉或其它晶向，用以构成鳍片102的基体；再图形化所述硅层以形成鳍片102，其步骤包括:在所述硅层上形成具有鳍片102的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻所述硅层，以形成鳍片102，通过灰化工艺去除所述光刻胶层。需要说明的是，也可以采用下述步骤形成鳍片102:在半导体衬底100上形成具有鳍片102的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻半导体衬底100，以形成鳍片102，通过灰化工艺去除所述光刻胶层。如果采用后一种方式形成鳍片102，则在形成下述伪栅极结构之前，需要增加在鳍片102之间的间隙形成隔离结构的步骤。形成所述隔离结构的工艺步骤为本领域技术人员所熟习，在此不再加以赘述。接着，如图1B和图2B所示，在鳍片102的两侧和顶部形成包括依次层叠的牺牲栅极介电层104a和牺牲栅极材料层104b的伪栅极结构。作为示例，在本实施例中，牺牲栅极介电层104a的材料为氧化硅，牺牲栅极材料层104b的材料为多晶硅。形成所述伪栅极结构的方法为本领域所公知，在此不再加以赘述。接下来，可选地，在所述伪栅极结构两侧露出的鳍片102上形成锗硅应力层105。作为示例，在本实施例中，采用选择性外延生本文档来自技高网...
【技术保护点】
一种FinFET的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有鳍片；在所述鳍片的两侧和顶部形成包括依次层叠的牺牲栅极介电层和牺牲栅极材料层的伪栅极结构；沉积层间介电层，以覆盖所述伪栅极结构、所述鳍片和所述半导体衬底；研磨层间介电层，直至露出所述伪栅极结构的顶部；去除所述伪栅极结构中的牺牲栅极材料层；联合实施干法蚀刻、表面处理和湿法蚀刻去除所述伪栅极结构中的牺牲栅极介电层。
【技术特征摘要】
【专利技术属性】
技术研发人员：曾以志，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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