一种多层PCB叠板的排序防错方法及装置制造方法及图纸

本发明专利技术公开一种多层PCB叠板的排序防错方法，包括以下步骤：在不同层次的芯板上制作不同的防错图形；叠放一块芯板；获取叠放的芯板上的防错图形；判断获取的防错图形与控制系统中对应层次的标准防错图形是否一致：若否，取出叠放的芯板，重新叠放一块芯板；若是，判断芯板的层数是否等于预先设计的PCB层数：若否，叠放下一块芯板；若是，进行铆合。本方案还公开一种多层PCB叠板的排序防错装置。本方案在叠板过程中判断每块芯板上的防错图形的正确性，以保证各个芯板按规定的次序叠放，而且本方法使铆合操作在各个芯板的叠放次序均正确的情况下才能进行，避免叠放次序错误的芯板被铆合固定，从而避免芯板的报废和浪费。

【技术实现步骤摘要】

本专利技术涉及PCB叠板工艺
，尤其涉及一种多层PCB的叠板方法及装置，进一步地，涉及一种多层PCB叠板的排序防错方法及装置。
技术介绍
多层PCB是在压合工序由多张芯板按指定顺序通过高温高压压合而成。目前，将多张芯板按指定顺序排布叠放是由人工操作完成的，叠板过程中不可避免存在由于人为疏忽导致排序错误的异常。另外，PCB业界现有的检测手段无法有效地对芯板排序错误进行探测，导致问题产品难以被发现并流至客户，在客户贴装/封装后进行功能测试时才被发现，这将导致严重的生产成本损失。基于上述情况，我们有必要设计一种防错方法，在叠板过程中对芯板的排序进行有效监控，保证在压合前发现排序错误的芯板，避免芯板压合后无法重复利用而报废。
技术实现思路
本专利技术的一个目的在于：提供一种多层PCB叠板的排序防错方法，通过在不同层次的芯板上制作不同的防错图形，并在叠板过程中判断每块芯板上的防错图形的正确性，以保证各个芯板按规定的次序叠放。本专利技术的一个目的在于：提供一种多层P本文档来自技高网...

【技术保护点】
一种多层PCB叠板的排序防错方法，其特征在于，包括以下步骤：S10、在不同层次的芯板上制作不同的防错图形；S20、叠放一块所述芯板；S30、获取叠放的所述芯板上的所述防错图形；S40、判断获取的所述防错图形与控制系统中对应层次的标准防错图形是否一致：若否，取出叠放的所述芯板，并返回步骤S20；若是，进入步骤S50；S50、判断所述芯板的层数是否等于预先设计的PCB层数：若否，返回步骤S20；若是，进行铆合。

【技术特征摘要】
1.一种多层PCB叠板的排序防错方法，其特征在于，包括以下步骤：
S10、在不同层次的芯板上制作不同的防错图形；
S20、叠放一块所述芯板；
S30、获取叠放的所述芯板上的所述防错图形；
S40、判断获取的所述防错图形与控制系统中对应层次的标准防错图形是否
一致：
若否，取出叠放的所述芯板，并返回步骤S20；
若是，进入步骤S50；
S50、判断所述芯板的层数是否等于预先设计的PCB层数：
若否，返回步骤S20；
若是，进行铆合。
2.根据权利要求1所述的一种多层PCB叠板的排序防错方法，其特征在于，
所述防错图形包括主防错图形和备用防错图形，步骤S10中，在所述芯板的不
同位置分别制作至少一个所述主防错图形和至少一个所述备用防错图形。
3.根据权利要求2所述的一种多层PCB叠板的排序防错方法，其特征在于，
步骤S30具体包括以下步骤：
S31、获取叠放的所述芯板上的所述主防错图形；
S32、判断获取的所述主防错图形是否存在图形缺失：
若否，以所述主防错图形作为防错图形进行输出；
若是，进入步骤S33；
S33、获取叠放的所述芯板上的所述备用防错图形；
S34、判断获取的所述备用防错图形是否存在图形缺失：
若否，以所述备用防错图形作为防错图形进行输出；
若是，取出叠放的所述芯板，并返回步骤S20。
4.根据权利要求1所述的一种多层PCB叠板的排序防错方法，其特征在于，
在步骤S10之前，还包括以下步骤：
S05...

【专利技术属性】
技术研发人员：陈仁喜，柴绍东，黄兵，袁树华，李光龙，杨兴，颜金雷，邹艳丽，许德勤，
申请(专利权)人：东莞生益电子有限公司，
类型：发明
国别省市：广东;44