半导体结构及显示面板制造技术

一种半导体结构及显示面板。该半导体结构具有一基底层。第一导电层形成在基底层之上。第一绝缘层形成在第一导电层之上。半导体层形成在第一绝缘层之上。第二导电层形成在半导体层之上，并具有一第一部分以及一第二部分。第一部分及第二部分彼此独立。第二绝缘层形成在第二导电层之上。第三导电层形成在第二绝缘层之上。第一导电层、半导体层、第一部分及第二部分构成一第一晶体管。第三导电层、半导体层、第一部分及第二部分构成一第二晶体管。在一第一期间，第一导电层具有一第一电压电平，第三导电层具有一第二电压电平。在一第二期间，第一导电层具有一第三电压电平，第三导电层具有一第四电压电平。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构，特别涉及一种具有双栅极的半导体结构。
技术介绍
晶体管是一种具有三个端点的电子元件，分为双载子接面晶体管(BipolarJunct1n Transistor ；BJT)和场效应晶体管(Field-Effect Transistor ；FET)两类。场效应晶体管具有三个端点，分别是栅极、源极和漏极。当场效应晶体管的栅极与源极之间的跨压大于一临界电压(threshold voltage)时,便可在晶体管的源极与漏极之间形成一通道。然而，若长时间施加电压至栅极时，很容易造成临界电压发生漂移(shift)。
技术实现思路
本专利技术提供一种半导体结构，包括一基底层、一第一导电层、一第一绝缘层、一半导体层、一第二导电层、一第二绝缘层以及一第三导电层。第一导电层形成在基底层之上。第一绝缘层形成在第一导电层之上。半导体层形成在第一绝缘层之上。第二导电层形成在半导体层之上，并具有一第一部分以及一第二部分。第一部分及第二部分彼此独立。第二绝缘层形成在第二导电层之上。第三导电层形成在第二绝缘层之上。第一导电层、半导体层、第一部分及第二部分构成一第一晶体管。第三导电层、半导体层、第一部分及第二部分构成一第二晶体管。在一第一期间，第一导电层具有一第一电压电平，第三导电层具有一第二电压电平。在一第二期间，第一导电层具有一第三电压电平，第三导电层具有一第四电压电平。本专利技术还提供一种控制方法，用以控制一第一晶体管及一第二晶体管，其中第一晶体管及第二晶体管共用一源极以及一漏极。本专利技术的控制方法包括:在一第一期间，提供一第一电压电平给该第一晶体管的栅极以及提供一第二电压电平给该第二晶体管的栅极；在一第二期间，改变该第一及第二晶体管的栅极的电压电平。本专利技术还提供一种显不面板，包括一兀件基板、一对向基板以及一显不介质。兀件基板具有上述的半导体结构。对向基板相对元件基板设置。显示介质位于元件基板与对向基板之间。为让本专利技术的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下:【附图说明】图1为一显示面板示意图。图2为一兀件基板不意图。图3为一控制电路示意图。图4A至图4D为本专利技术的半导体结构的俯视图。图5A至图ro为本专利技术的半导体结构的剖面示意图。图6为本专利技术的控制方法的一可能流程图。【符号说明】10:显示面板；11:对向基板；12:显示介质；13:元件基板；14:栅极驱动电路；15:显示区域；100:控制电路；110、120:控制单元；130:下拉单元；140:上拉单元；300、400:半导体结构；310、410:基底层；320、420:第一导电层；330、430:第一绝缘层；340、440:半导体层；350、450:第二导电层；360、460:第二绝缘层；370、470:第三导电层；351、352、451 ?453:部分; S510、S520:步骤；341、441:下表面；342、442:上表面；OUT:输出节点；D、D1、D2:漏极；AL:主动层；El:第一侧；E2:第二侧；SR:移位寄存器；S:源极；GE1、GE2:栅极；Z、Za、CK1、CK7、Rst、0ut+2、0ut-2:信号；T7、T7a、T12、T12a、T10、T10a、T9、T6a、T5、T5a、T4、T4a:晶体管；VSSG、VSSA、VDDl、VDD2:电平。【具体实施方式】图1为本专利技术的显示面板的示意图。如图所示,显示面板10包括一对向基板11、一显示介质12以及一元件基板13。对向基板11相对元件基板13而设置。显示介质12位于元件基板13与对向基板11之间。图2为本专利技术的元件基板的一可能实施例。如图所示，元件基板13包括一栅极驱动电路14以及一显示区域15。本专利技术并不限定栅极驱动电路14的实施方式。在一可能实施例中，栅极驱动电路14具有多个移位寄存器SR。移位寄存器SR以串行方式连接。图3为一控制电路的示意图。如图所示，控制电路100包括第一控制单元110、第二控制单元120、下拉单元130以及上拉单元140。第一控制单元110用以控制下拉单元130。第二控制单元120用以控制上拉单元140。下拉单元130用以将输出节点OUT的电平下拉至电平VSSA。下拉单元130用以令输出节点OUT的电平等于信号CKl。在本实施例中，控制电路100为图2的移位寄存器SR中的一个。如图所示，下拉单元130的晶体管TlO及TlOa的漏极均耦接节点P，其源极均接收电平VSSG，其栅极分别接收信号Z及Za，其中信号Z及Za为反相信号。换句话说，当晶体管TlO及TlOa中的一个导通时，晶体管TlO及TlOa中的另一个不导通。图4A?图4D为本专利技术的半导体结构的可能俯视图。在一可能实施例中，图4A?图4D所示的半导体结构设置在图2的移位寄存器SR的一个中。请参考图4A，漏极D与源极S设置在栅极GEl与GE2之间，主动层AL与漏极D与源极S接触。本专利技术并不限定主动层AL与漏极D与源极S之间的关系。在本实施例中，漏极D重叠主动层AL的第一侧El的末端，而源极S重叠主动层AL的第二侧E2的末端。在其它实施例中，请参考图4C，漏极D并未重叠主动层AL的第一侧El的末端，并且源极S亦重叠主动层AL的第二侧E2的末端。换句话说，主动层AL的第一侧El往左延伸，并超过漏极D的左侧边缘，并且主动层AL的第二侧E2往右延伸，并超过源极S的右侧边缘。另外，在图4A及图4C中，栅极GEl、主动层AL、漏极D与源极S可构成一第一晶体管，而栅极GE2、主动层AL、漏极D与源极S可构成一第二晶体管。以图3的晶体管TlO与TlOa为例，当栅极GEl接收信号Z、漏极D耦接节点P以及源极S接收电平VSSG时，便可使第一晶体管作为晶体管T10。同样地，提供信号Za给栅极GE2，便可令第二晶体管作为晶体管 TlOa0在本实施例中，由于晶体管TlO及TlOa共用源极S与漏极D，因此，图4A及图4C的半导体结构可称为2合I结构。藉由2合I结构实现两晶体管，可大幅节省电路空间。因此，若将共用源极S与漏极D的技术应用在显示器的驱动电路中，则可大幅减少显示面板的边缘(border)空间。然而，本专利技术的2合I结构并非只能应用在显示器中。只要晶体管的漏极与源极分别耦接在一起的电路架构，均可使用本专利技术的半导体结构。因此，以图3为例，下拉单元130的晶体管T5及T5a或是晶体管T9与T6a也可使用图4A或图4C所显示的共用架构。举例而言，当漏极D耦接输出节点0UT，并且源极S接收电平VSSA时，便可实现晶体管T5及T5a。另外，若将漏极D耦接节点P，并且令源极S接收电平VSSG，则可实现晶体管T9与T6a0请参考图4B及图4D，在其它实施例中，源极S与漏极Dl及D2设置在栅极GEl与GE2之间，主动层AL与漏极D与源极S接触。在图4B中，漏极Dl重叠主动层AL的第一侧El的末端。漏极D2重叠主动层AL的第二侧E2的末端。在图4D中，漏极Dl并未重叠主动层AL的第一侧El的末端。漏极D2亦未重叠主动层AL的第二侧E2的末端。在本实施例中，栅极GE1、主动层AL、源极S与漏极Dl构成第一晶体管；栅极GE2、主动层AL、源极S与漏极Dl构成第二晶体管；栅极GE1、主动层AL、源极本文档来自技高网...

【技术保护点】
一种半导体结构，包括：基底层；第一导电层，形成在该基底层之上；第一绝缘层，形成在该第一导电层之上；半导体层，形成在该第一绝缘层之上；第二导电层，形成在该半导体层之上，并具有第一部分以及第二部分，该第一部分及第二部分彼此独立；第二绝缘层，形成在该第二导电层之上；以及第三导电层，形成在该第二绝缘层之上，其中，该第一导电层、该半导体层、该第一部分及该第二部分构成第一晶体管，该第三导电层、该半导体层、该第一部分及该第二部分构成第二晶体管；其中，在第一期间，该第一导电层具有第一电压电平，该第三导电层具有第二电压电平，在第二期间，该第一导电层具有第三电压电平，该第三导电层具有第四电压电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡嘉豪，
申请(专利权)人：群创光电股份有限公司，
类型：发明
国别省市：中国台湾;71