一种精确电压峰值锁定电路制造技术

本发明专利技术属于电子电路技术领域，具体的说涉及一种精确电压峰值锁定电路。本发明专利技术的电路，相对于传统高侧欠压锁定电路结构，本发明专利技术利用已有的由NMOS管M1，M2和电阻R1组成的电流镜启动电路为PMOS管M9提供的栅压对M9管的关断和开启来控制电阻串的连接状态，使得在深度欠压状态下可以对电阻串结构关断来降低电路的功耗。本发明专利技术的有益效果为，结构简单，能够有效降低欠压锁定电路的功耗。

【技术实现步骤摘要】

本专利技术属于电子电路
，具体的说涉及一种精确电压峰值锁定电路。
技术介绍
高压集成电路（HVIC)是高压逆变器必不可少的的一部分，比如电机驱动器，电灯 镇流器等，在高压应用中，集成电路的功率消耗一直是一个关键的问题。电源通过升压转 换器来为高压集成电路供电，在中低频应用中，长时间工作会使自举电容两端的电压差小 与15v，因此在电路的高端设计了欠压封锁模块，实时检测高端电源VB和高端浮置地VS之 间的电压差，一旦低于设计的阈值电压，则电路发出信号，锁定电路，使高端停止工作。因为 传统高侧片的UVL0电路在工作电压下和欠压锁定状态下都处于工作状态因此会有大量的 功耗，所以为了降低电池的电量损耗应该最大限度限度的降低高侧片UVLO(undervoltage lockout，欠压锁定）电路的功耗。 传统的HVIC电路如图1所示，传统HVIC电路包括由PM0S管Pl、P2、P3、P4,NM0S 管附、吧、吧、财，电阻1?1、1?2组成的电流镜电路。电阻1?3、1?4、1?5组成的电阻串。匪03管 N5、N6、N7、N8,PM0S管P6、P7、P8、P9、P10以及齐纳二极管Z1组成的比较器电路，NM0S管 N9组成的反馈回路。 传统欠压锁定电路中电流产生电路提供镜像电流，为比较器等单元提供偏置，电 阻串R2、R3、R4检测电源电压V-输入到比较器的负端，齐纳二极管提供参考电压VREF接到 比较器正端。两路电压进行比较。如图2所示，具体工作过程为： 当电源电压正常时，V-比VREF高，比较器输出低电平，UVL0为低，NM0S管N9关 断。当电源电压开始下降时V-由公式决定，VBS为电路中VB端 和VS端之间的电压；达到欠压值后V_后，V-比VREF低，比较器输出高电平，UVL0为高，NM0S管N9管开启，将R5两端电位拉低，V-进一步降低，反馈到比较器后，锁定电路状态，保 持输出不变。 当电压慢慢恢复时，V-由公式决定，达到恢复值V_+后， V-比VREF高，比较器输出电压翻转，UVL0为低，NM0S管N9管关断，反馈环路切断。传统高 侧欠压锁定电路在整个电压VBS变化过程中，电阻串结构一直处于导通状态，所以其会消 耗大量功耗，所以增大了高侧片UVL0电路的功耗导致大的电池的电量损耗。
技术实现思路
本专利技术所要解决的，就是针对现有的欠压锁定电路存在功耗较大存在的缺陷，提 出一种精确电压峰值锁定电路。 为实现上述目的，本专利技术采用如下技术方案： 一种精确电压峰值锁定电路，如图3所示，包括第一PM0S管P1、第二PM0S管P2、 第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PM0S管P8、第九PM0S管P9、第十PM0S管P10、第一NM0S管N1、第二NM0S管N2、第三NMOS 管N3、第四NM0S管N4、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八NM0S管N8、 第九NM0S管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和齐纳 二极管Z1 ;其中，第一PMOS管P1的源极接电源，其栅极与漏极互连，其栅极接第二PMOS管 P2的栅极，其漏极接第三PMOS管P3的源极；第二PMOS管P2的源极接电源，其漏极接第四 PMOS管P4的源极；第三PMOS管P3的栅极与漏极互连，其栅极接第四PMOS管P4的栅极，其 漏极接第三NM0S管N3的漏极和第一NM0S管N1的漏极，其源极通过第二电阻R2后接地； 第四PMOS管P4的漏极接第四NM0S管N4的漏极；第四NM0S管N4的栅极和漏极互连，其栅 极接第二NM0S管N2的栅极，其源极接地；第二NM0S管N2的漏极接第一NM0S管N1的栅 极，其漏极通过第一电阻R1后接电源，其源极接地；第一NM0S管N1的源极接地；第二NM0S 管N2漏极与第一电阻R1的连接点接第五PMOS管P5的栅极；第五PMOS管的源极接电源， 其漏极通过第三电阻R3后接第五NM0S管N5的栅极；第三电阻R3与第五NM0S管N5栅极 的连接点通过第四电阻R4后接第九NM0S管N9的漏极；第四电阻R4与第九NM0S管N9的 连接点通过第五电阻R5后接地；第九NM0S管N9的源极接地；第五NM0S管N5的漏极接第 六PMOS管P6的漏极，其源极接第七NM0S管N7的漏极和第六NM0S管N6的源极；第六PMOS 管P6的源极接电源，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极；第七PMOS管P7 的源极接电源，其漏极接第六NM0S管N6的漏极；第七NM0S管N7的栅极接第四NM0S管N4 的栅极，其源极接地；第六NM0S管N6的栅极接第八PMOS管P8的漏极和齐纳二极管Z1的 正极；第八PMOS管P8的栅极接第二PMOS管P2的栅极，其源极接电源；齐纳二极管Z1的负 极接地；第七PMOS管P7漏极与第六NM0S管N6漏极的连接点接第九PMOS管P9的栅极和 第八NM0S管N8的栅极；第九PMOS管P9的源极接电源，其漏极接第八NM0S管N8的漏极； 第八NM0S管N8的源极接地；第十PMOS管P10的源极接电源，其栅极接第七NM0S管N7的 栅极；第九PMOS管P9的漏极、第八NM0S管N8的漏极、第九NM0S管N9的栅极和第十PMOS 管P10的漏极的连接点为欠压锁定输出端。 本专利技术总的技术方案，相对于传统高侧欠压锁定电路结构，本专利技术利用已有的由 NM0S管Ml，M2和电阻R1组成的电流镜启动电路为PM0S管M9提供的栅压对M9管的关断 和开启来控制电阻串的连接状态，使得在深度欠压状态下可以对电阻串结构关断来降低电 路的功耗。 本专利技术的有益效果为，结构简单，能够有效降低欠压锁定电路的功耗。【附图说明】 图1为传统欠压锁定电路结构示意图； 图2为传统欠压锁定电路原理示意图；图3为本专利技术提供的具有低功耗特性的欠压锁定电路的电路结构示意图；图4为本专利技术提供的具有低功耗特性的欠压锁定电路的电路原理示意图；【具体实施方式】 下面结合附图，详细描述本专利技术的技术方案： 本专利技术的一种精确电压峰值锁定电路，如图3所示，包括第一PM0S管PI、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第七PM0S管 P7、第八PM0S管P8、第九PM0S管P9、第十PM0S管P10、第一NM0S管N1、第二NM0S管N2、 第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7、第八 NM0S管N8、第九NM0S管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻 R5和齐纳二极管Z1 ;其中，第一PM0S管P1的源极接电源，其栅极与漏极互连，其栅极接第 二PM0S管P2的栅极，其漏极接第三PM0S管P3的源极；第二PM0S管P2的源极接电源，其 漏极接第四PM0S管P4的源极；第三PM0S管P3的栅极与漏极互连，其栅极接第四PM0S管 P4的栅极，其漏极接第三NM0S管N3的漏极和第一NM0S管N1的漏极，其源极通过第二电阻 R2后接地；第四PM0S管P4的漏极接第四NM本文档来自技高网...

【技术保护点】
一种精确电压峰值锁定电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和齐纳二极管Z1；其中，第一PMOS管P1的源极接电源，其栅极与漏极互连，其栅极接第二PMOS管P2的栅极，其漏极接第三PMOS管P3的源极；第二PMOS管P2的源极接电源，其漏极接第四PMOS管P4的源极；第三PMOS管P3的栅极与漏极互连，其栅极接第四PMOS管P4的栅极，其漏极接第三NMOS管N3的漏极和第一NMOS管N1的漏极，其源极通过第二电阻R2后接地；第四PMOS管P4的漏极接第四NMOS管N4的漏极；第四NMOS管N4的栅极和漏极互连，其栅极接第二NMOS管N2的栅极，其源极接地；第二NMOS管N2的漏极接第一NMOS管N1的栅极，其漏极通过第一电阻R1后接电源，其源极接地；第一NMOS管N1的源极接地；第二NMOS管N2漏极与第一电阻R1的连接点接第五PMOS管P5的栅极；第五PMOS管的源极接电源，其漏极通过第三电阻R3后接第五NMOS管N5的栅极；第三电阻R3与第五NMOS管N5栅极的连接点通过第四电阻R4后接第九NMOS管N9的漏极；第四电阻R4与第九NMOS管N9的连接点通过第五电阻R5后接地；第九NMOS管N9的源极接地；第五NMOS管N5的漏极接第六PMOS管P6的漏极，其源极接第七NMOS管N7的漏极和第六NMOS管N6的源极；第六PMOS管P6的源极接电源，其栅极和漏极互连，其栅极接第七PMOS管P7的栅极；第七PMOS管P7的源极接电源，其漏极接第六NMOS管N6的漏极；第七NMOS管N7的栅极接第四NMOS管N4的栅极，其源极接地；第六NMOS管N6的栅极接第八PMOS管P8的漏极和齐纳二极管Z1的正极；第八PMOS管P8的栅极接第二PMOS管P2的栅极，其源极接电源；齐纳二极管Z1的负极接地；第七PMOS管P7漏极与第六NMOS管N6漏极的连接点接第九PMOS管P9的栅极和第八NMOS管N8的栅极；第九PMOS管P9的源极接电源，其漏极接第八NMOS管N8的漏极；第八NMOS管N8的源极接地；第十PMOS管P10的源极接电源，其栅极接第七NMOS管N7的栅极；第九PMOS管P9的漏极、第八NMOS管N8的漏极、第九NMOS管N9的栅极和第十PMOS管P10的漏极的连接点为欠压锁定输出端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：方健，任少东，刘力荣，姚易寒，钟皓月，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51