共享位线的串架构制造技术

描述了使用共享位线的串架构对存储器单元进行编程和读取的方法。在一些实施例中，存储器单元和选择器件可以与包括电荷存储层的晶体管对应。在一些情况下，电荷存储层可以是导电的或不导电的(例如，在SONOS器件中使用的氮化硅层)。在一些实施例中，选择配对的串中的第一串中的存储器单元可以包括：将SEO晶体管设置成导通状态，以及将控制漏极侧选择晶体管的SGD线设置成下述电压，该电压大于与第一串的第一漏极侧选择晶体管关联的第一阈值电压并且小于与配对的串中的第二串的第二漏极侧选择晶体管关联的第二阈值电压。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
半导体存储器广泛地用于各种电子设备诸如蜂窝电话、数字摄影装置、个人数字助理、医疗电子设备、移动计算设备及非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器使得甚至在非易失性存储器未连接至电源(例如，电池)时都能够存储和保留信息。非易失性存储器的示例包括闪存存储器(例如，NAND型闪存存储器和NOR型闪存存储器)和电可擦除可编程只读存储器(EEPROM)。闪存存储器和EEPROM 二者都利用浮栅晶体管。对于每个浮栅晶体管，浮栅位于浮栅晶体管的沟道区之上并且与该沟道区绝缘。沟道区位于浮栅晶体管的源极区与漏极区之间。控制栅极位于浮栅之上并且与该浮栅绝缘。浮栅晶体管的阈值电压可以通过设置存储在浮栅上的电荷量来控制。浮栅上的电荷量通常使用Fowler-Nordheim隧道效应或热电子注入来控制。调节阈值电压的能力使浮栅晶体管能够用作非易失性存储元件或存储器单元。在一些情况下，可以通过对多个阈值电压或阈值电压范围进行编程和读取来提供每个存储单元的多于一个数据位(即，多级存储器单元或多状态存储器单元)。NAND闪存存储器结构通常与两个选择栅极串联地并且在两个选择栅极之间布置多个浮栅晶体管。串联的浮栅晶体管和选择栅极可以称为NAND串。近年，已经缩小NAND闪存存储器以降低每位的成本。然而，随着工艺几何尺寸缩小，呈现出许多设计和工艺挑战。这些挑战包括在形成紧密间隔的位线接触方面难度增大。【附图说明】图1描绘了 NAND串的一个实施例。图2使用对应的电路图描绘了图1的NAND串的一个实施例。图3A描绘了包括多个NAND串的存储器块的一个实施例。图3B描绘了针对每单元三位的存储器单元的可能的阈值电压分布(或数据状态)的一个实施例。图4A描绘了在存储器块内的两个相邻NAND串之间共享位线的非易失性存储系统的一个实施例。图4B描绘了两个相邻NAND串之间共享位线的非易失性存储系统的替选实施例。图5描绘了非易失性存储系统的一个实施例。图6描绘了感测块的一个实施例。图7A描绘了配对的串的一个实施例。图7B描绘了包括第一配对的串和第二配对的串的共享位线的串架构的一个实施例。图7C描绘了针对图7B中描绘的共享位线的串架构的物理布局的一部分的一个实施例。图8A描绘了包括第一配对的串和第二配对的串的共享位线的串架构的一个实施例。图8B描绘了针对图8A中描绘的共享位线的串架构的物理布局的一部分的一个实施例。图8C描绘了包括第一配对的串和第二配对的串的共享位线的串架构的另一实施例。图8D描绘了针对图8C中描绘的共享位线的串架构的物理布局的一部分的一个实施例。图9A是描述了用于以共享位线的串架构对一个或更多个存储器单元进行编程的处理的一个实施例的流程图。图9B是描述了用于使配对的串准备好用于编程的处理的一个实施例的流程图。图9C是描述了用于以共享位线的串架构对一个或更多个存储器单元进行读取的处理的一个实施例的流程图。【具体实施方式】描述了用于使用共享位线的串架构来对存储器单元进行编程和读取的技术。在一些实施例中，存储器单元和选择器件两者可以采用相同晶体管结构。在一个示例中，存储器单元和选择器件(例如，漏极侧选择器件)两者可以与包括电荷存储层的晶体管对应。在一些情况下，电荷存储层可以是导电的(例如，在浮栅器件中使用的多晶硅层)或不导电的(例如，在SONOS器件中使用的氮化硅层)。共享位线的串架构可以包括在存储器块中的一个或更多个串配对。与一个或更多个串配对关联的存储器单元可以与浮栅器件或电荷俘获器件对应。在一些实施例中，选择配对的串中的第一串中的存储器单元可以包括:将选择偶数/奇数串晶体管(SE0晶体管)设置成导通状态，以及将控制漏极侧选择晶体管的SGD线设置成下述电压，该电压大于与第一串的第一漏极侧选择晶体管关联的第一阈值电压并且小于与所述配对的串中的第二串的第二漏极侧选择晶体管关联的第二阈值电压。涉及共享位线的串架构的使用的一个问题是:串中的晶体管之间的间隔会使得难以制造具有不同晶体管阈值电压的、紧密间隔开的晶体管(例如，经由离子注入)。另一问题是:对于一些非易失性晶体管结构(例如，使用薄电荷存储层的非易失性晶体管结构)，可能难以实现对使用蚀刻iro(Ei)接触以有效地使控制栅极层对电荷存储层短路的选择晶体管的制造。因此，存在下述需要:在无需另外的用于形成选择晶体管的处理步骤的情况下，以共享位线的串架构来对存储器单元进行编程和读取。共享位线的串架构(例如，包括NAND闪存存储器单元或SONOS存储器单元的共享位线的串架构)的一个优点是:由于具有公共位线的配对的串使位线的总数能够减半，因此共享位线的串架构使位线间距减小一倍。针对给定的工艺几何尺寸的位线间距的增加使得得到电阻更小的位线接触，并且减少的位线总数使得得到减小的位线电阻和/或减小的相邻位线之间的位线间电容。然而，这些优点以每个串的可控性降低为代价。例如，在编程操作期间，可以在特定时间经由公共位线来对配对的串中的仅一个串进行编程。关于使用NAND闪存存储器单元的共享位线的存储器架构的更多信息可以在下述文献中找到:美国临时申请 61/561，286，“Improved Operat1n for Non-Volatile StorageSystem With Shared Bit Lines Connected to Single Select1n Device，，，美国临时申请 61/422，385，“Non-Volatile Storage System With Shared Bit Lines Connected toSingle Select1n Device，，，以及美国专利申请 13/429，851，“Shared-Bit_Line Bit LineSetup Scheme ”，所有三个申请的全部内容通过引用并入到本文中。图1描绘了 NAND串90的一个实施例。图2使用对应的电路图描绘了的图1的NAND串的一个实施例。如所描绘地，NAND串90包括在第一选择栅极120 (即，漏极侧选择栅极)与第二选择栅极122 (即，源极侧选择栅极)之间的串联的四个晶体管100、102、104以及106。选择栅极120将NAND串90连接至位线126。选择栅极122将NAND串90连接至源极线128。通过对控制栅极120CG施加适当电压(S卩，经由图2的选择线SGD)来控制选择栅极120。通过对控制栅极122CG施加适当电压(即，经由图2的选择线SGS)来控制选择栅极122。晶体管100、102、104及106中的每个晶体管包括控制栅极和浮栅。例如，晶体管100包括控制栅极100CG和浮栅100FG，晶体管102包括控制栅极102CG和浮栅102FG，晶体管104包括控制栅极104CG和浮栅104FG，以及晶体管106包括控制栅极106CG和浮栅106FG。分别地，控制栅极100CG连接至字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WLl以及控制栅极106CG连接至字线WLO。注意，尽管图1和图2示出了 NAND串中的四个浮栅晶体管，但是四个浮栅晶体管的使用仅作为示例被提供。NAND串可以具本文档来自技高网...

【技术保护点】
一种用于操作共享位线的串架构的方法，包括：确定存储器单元与配对的串中的第一串关联，所述配对的串包括所述第一串和第二串，所述第一串包括具有第一阈值电压的第一选择晶体管，所述第二串包括具有与所述第一阈值电压不同的第二阈值电压的第二选择晶体管，所述第一选择晶体管和所述第二选择晶体管连接至漏极侧选择线；将SEO晶体管设置成导通状态，所述SEO晶体管连接至所述第一串和所述第二串；以及对所述存储器单元执行操作。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：薛钟善，李承皮，金光虎，湍·潘姆，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US