移位寄存器单元及驱动方法、行扫描驱动电路、显示装置制造方法及图纸

本发明专利技术提供了一种移位寄存器单元及驱动方法、行扫描驱动电路、显示装置，其中的移位寄存器单元包括输入端、复位端和输出端，还包括：与输入端及第一节点相连的输入单元，用于在输入端处为有效电平时上拉第一节点处的电位；与第一节点及输出端相连的输出单元，用于在第一节点处为高电位时利用第一时钟信号上拉输出端处的电位；与复位端及第一节点相连的复位单元，用于在复位端处为有效电平时下拉第一节点处的电位；与输出端相连的第一下拉单元，用于在控制端为有效电平时下拉输出端处的电位；控制端连接外部控制信号，或者，控制端与第一节点相连且控制端的有效电平为低电平。本发明专利技术可以解决行扫描驱动电路因浮接状态影响输出稳定性的问题。

【技术实现步骤摘要】

本专利技术涉及显示
，具体涉及一种移位寄存器单元及驱动方法、行扫描驱动电路、显示装置。
技术介绍
阵列基板行驱动(Gate driver On Array，GOA)技术作为新技术的代表，是将行扫描驱动电路集成在阵列基板上，以去掉行扫描驱动集成电路，从而节省材料并且减少工艺步骤，达到降低产品成本的目的。然而，现有的行行扫描驱动电路中，行扫描信号的输出端会在很大一部分电路时序中都处于浮接状态。在此状态下，GOA输出的行扫描信号很容易受其他信号的耦合影响而产生不稳定的情况，从而影响行扫描驱动电路的输出性能。
技术实现思路
针对现有技术中的缺陷，本专利技术提供一种移位寄存器单元及驱动方法、行扫描驱动电路、显示装置，可以解决行扫描驱动电路因行扫描信号输出端处于浮接状态影响输出稳定性的问题。第一方面，本专利技术提供了一种移位寄存器单元，包括输入端、复位端和输出端，还包括:与所述输入端及第一节点相连的输入单元，所述输入单元用于在所述输入端处为有效电平时上拉所述第一节点处的电位；与所述第一节点及所述输出端相连的输出单元，所述输出单元用于在所述第一节点处为高电位时利用第一时钟信号上拉所述输出端处的电位；与所述复位端及所述第一节点相连的复位单元，所述复位单元用于在所述复位端处为有效电平时下拉所述第一节点处的电位；与所述输出端相连的第一下拉单元，所述第一下拉单元用于在控制端为有效电平时下拉所述输出端处的电位；其中，所述控制端连接外部控制信号，或者，所述控制端与所述第一节点相连且所述控制端的有效电平为低电平。可选地，所述输入单元包括第一晶体管，所述第一晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输入端，另一个连接所述第一节点。可选地，所述复位单元包括第二晶体管，所述第二晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接低电平电压线。可选地，所述输出单元包括第三晶体管和第一电容，其中:所述第三晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第一时钟信号，另一个连接所述输出端；所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。可选地，所述第一下拉单元包括第四晶体管，所述第四晶体管的栅极连接所述第一下拉单元的控制端，源极和漏极中的一个连接所述输出端，另一个连接低电平电压线。可选地，还包括第二电容；所述第二电容的第一端连接第二时钟信号，第二端连接所述第一节点。可选地，所述移位寄存器单元还包括:与所述输入端及所述输出端相连的第二下拉单元，用于在所述输入端处为有效电平时下拉所述输出端处的电位。可选地，所述第二下拉单元包括第五晶体管，所述第五晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述输出端，另一个连接低电平电压线。可选地，所述移位寄存器单元还包括:与所述复位端及所述输出端相连的第三下拉单元，所述第三下拉单元用于在所述复位端处为有效电平时下拉所述输出端处的电位。可选地，所述第三下拉单元包括第六晶体管，所述第六晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接低电平电压线。第二方面，本专利技术还提供了一种行扫描驱动电路，包括多级移位寄存器单元，每一级移位寄存器单元均具有上述任意一种移位寄存器单元的电路结构。第三方面，本专利技术还提供了一种显示装置，包括上述任意一种行扫描驱动电路。第四方面，本专利技术还提供了一种上述任意一种移位寄存器单元的驱动方法，包括:在所述第一时钟信号为低电平的第一阶段内，向所述输入端接入有效电平，以使所述第一节点处的电位被所述输入单元上拉；在所述第一阶段之后所述第一时钟信号为高电平的第二阶段内，停止向所述输入端接入有效电平，以使所述输出端处的电位被所述输出单元利用所述第一时钟信号上拉；在所述第二阶段之后的第三阶段内，向所述复位端接入有效电平，以使所述第一节点处的电位被所述复位单元下拉。由上述技术方案可知，本专利技术可以通过第一下拉单元的设置，使得在第一节点处为有效电平时下拉输出端处的电位，或者可以在外部控制信号的作用下下拉输出端处的电位，可以有效避免在此期间输出端的浮接，并防止输出信号受电路其他部分的影响，从而保证信号输出的高稳定性。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一个实施例中一种移位寄存器单元的结构框图；图2是本专利技术一个实施例中一种移位寄存器单元的电路结构图；图3是图2所不的移位寄存器单兀的电路时序图；图4是本专利技术又一实施例中一种移位寄存器单元的电路结构图；图5是本专利技术另一实施例中一种移位寄存器单元的电路结构图。【具体实施方式】为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1是本专利技术一个实施例中一种移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输入端IN、复位端RESET和输出端0UT，还包括:与输入端IN及第一节点HJ相连的输入单元11，用于在输入端IN处为有效电平时上拉第一节点PU处的电位；与第一节点PU及输出端OUT相连的输出单元12，用于在第一节点PU处为高电位时利用第一时钟信号CK上拉输出端OUT处的电位；与复位端RESET及第一节点PU相连的复位单元13，用于在复位端RESET处为有效电平时下拉第一节点PU处的电位；与输出端OUT相连的第一下拉单元14，用于在控制端为有效电平时下拉输出端OUT处的电位；其中，上述控制端与上述第一节点PU相连，且所述控制端的有效电平为低电平。需要说明的是，本文中的“高电平”和“低电平”分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，第一节点PU处的高电平可以具体指代高于公共端电压3V以上的电位，第一节点PU处的低电平可以具体指代低于公共端电压3V以上的电位；而同时输出端OUT处的高电平可以具体指代高于公共端电压6V以上的电位，输出端OUT处的低电平可以具体指代低于公共端电压6V以上的电位。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本专利技术对此不做限制。与之对应的，本文中的“上拉”指的是使相应的电路节点处的电平上升至高电平，本文中的“下拉”指的是使相应的电路节点处的电平下降至低电平。可以理解的是，上述“上拉”与“下拉”均可以通过电荷的定向移动实现，因此可以具体藉由具有相应功能的电子元器件或其组合实现，本专利技术对此不做限制。进一步地，本文中的“有效电平”和“无效电平”指的是某一电路节点位置处两种互不交叉的电位高度范围，例如可以分别为高电平和低电平中的一个，本专利技术对此不做限制。为了更清楚地说明上述各单元的结构与功能，下面对该移位寄存器单元的工作原理作一简述，参见图1:一般状态下，输入端IN处和复位端RESET处均为无效电平，而第一节点PU保持本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括输入端、复位端和输出端，还包括：与所述输入端及第一节点相连的输入单元，所述输入单元用于在所述输入端处为有效电平时上拉所述第一节点处的电位；与所述第一节点及所述输出端相连的输出单元，所述输出单元用于在所述第一节点处为高电位时利用第一时钟信号上拉所述输出端处的电位；与所述复位端及所述第一节点相连的复位单元，所述复位单元用于在所述复位端处为有效电平时下拉所述第一节点处的电位；与所述输出端相连的第一下拉单元，所述第一下拉单元用于在控制端接入有效电平时下拉所述输出端处的电位；其中，所述控制端连接外部控制信号，或者，所述控制端与所述第一节点相连且所述控制端的有效电平为低电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：何敏，袁广才，鲍文超，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11