一种改进型的sigma-delta调制器及其操作方法技术

本发明专利技术公布了一种改进的用于小数频率综合器的sigma-delta调制器及其操作方法。电路部分包括：第一累加器单元模块、累加器级联单元模块。本发明专利技术提供的调制器操作方法与传统的调制器操作方法相比，主要不同之处在于：本发明专利技术的第一累加器单元模块的第一累加器单元的第一输入端信号由直流信号与微扰信号两部分组成。本发明专利技术通过对第一输入端信号的改进，其对噪声的整形效果高于传统的sigma-delta调制器。

【技术实现步骤摘要】

本专利技术涉及小数分频频率综合器
，特别涉及一种用于频率综合器量化噪 声整形的sigma-delta调制器及其操作方法。
技术介绍
频率合成技术是指讲一个高密度和高稳定度的标准参考频率，经过适当的信号处 理，最终产生一系列具有同样精确度和稳定度的离散频率的技术。频率综合器是射频接收 电路的核心部件，其性能会极大地影响接收机性能和系统通信质量。传统的频率综合器 输出频率与参考频率有：fv。。=N*fMf，由于分频比N是整数，频率综合器的频率分辨率为 参考频率fMf。为了提高输出频率的分辨率就要减小参考频率，但结果导致转换时间的延 长。因此，在锁相环频率综合器中高鉴相频率和高分辨率的矛盾异常突出。小数频率合成 器是在参考频率不变的情况下，实现比任何单环整数频率合成器更小的步进，从而解决了 高鉴相频率和高分辨率的矛盾。但小数频率合成器的瞬时频率与平均频率不同，杂散问题 比较严重，国内外通过研究提出了多种技术方法，其中应用较多的是模拟相位内插技术和 sigma-delta调制技术。其中，sigma-delta调制技术由于具有便于集成、设计灵活、极高的 杂散抑制等优点得到广泛的应用。 Sigma-delta调制技术来自高分辨率的A/D、D/A变换器中的过取样 sigma-delta转换技术，其工作原理为：利用经典自动控制理论中负反馈概念，通过反馈环 来提高粗糙量化器的有效分辨率并整形其量化噪声。在对信号进行过取样后，噪声功率谱 幅度降低，并通过一个对输入呈低通对量化噪声呈高通的噪声整形器，将量化噪声功率的 绝大部分移到信号频带之外，从而可通过滤波有效地抑制噪声。传统小数频率合成器提 高了分频器的分辨率，但同时给环路输出带来了信噪比降低、输出频率的相位扰动增加等 问题。为了获得良好的频率输出，sigma-delta调制概念被引入小数频率合成器设计中。 Sigma-delta小数频率合成器是在传统的整数数字式分频的基础上，通过数字累加器的不 断溢出来控制程序分频器的分频比的一种工作模式，从而获得所需要的高质量的小数平均 频率输出。 Sigma-delta调制这一特性被很好地用于小数频率合成器杂散的消除。在小数频 率合成器工作过程中，由于其平均工作频率与瞬时频率总不相同，鉴相器会产生周期性锯 齿波相位误差。利用sigma-delta调制器的传输函数特性，能将其能量变换到高频端，再利 用锁相环路本身固有的低通滤波作用滤除掉噪声。这个方法有效地消除了由于累加器量化 误差产生的小数分频杂散，从而提高了小数频率合成器的频谱纯度。Sigma-delta调制技术 作为一种采用较简单的电路结构及低成本来获得高的频率分辨率的方法，已经成为一种流 行的技术。 -种传统的sigma-delta调制器结构如图2所示。传统的sigma-delta调制器的 输入端为直流信号K，当调制器对锁相环噪声进行整形时，其整形效果决定于输入信号K， 这就造成sigma-delta调制器对有些某些输入信号K整形效果不佳，不能满足高性能通信 系统的要求。 为了解决上述sigma-delta调制器存在的缺陷，本专利技术的主要目的在于提供一种 改进型的sigma-delta调制器及其操作方法，其使输入信号不再是直流，而使整形效果大 大提商。
技术实现思路
为了解决传统的sigma-delta调制器对有些某些输入信号K整形效果不佳，不能 满足高性能通信系统的要求的缺陷，本专利技术提出了一种改进型sigma-delta调制器，如图1 所示，包括：第一累加器单元模块（si)，包括第一累加器单元（100)、第一加法器、第一锁存器 (101)，第一累加器单兀（100)包括第一输入端（xl)和第二输入端（yl)、信号输出端（01) 以及进位输出端（cl)，第一加法器用于对第一累加器单元（100)的进位输出端（cl)的输出 信号和第二加法器的输出信号进行相加并输出控制信号，第一锁存器（101)用于对于第一 累加器单元（100)的信号输出端（01)的输出信号进行锁存和延迟并输入到所述第一累加 器单元（100)的第二输入端（yl)，其中，第一累加器单元（100)的信号输出端（01)的输出 信号输出到第二累加器单兀（200)的第一输入端（x2); 至少一个累加器级联单元模块，包括第二累加器单元（200)、第二加法器、第三加 法器、第二锁存器（201)、第三锁存器（203)，第二累加器单元（200)包括第一输入端（x2) 和第二输入端（y2)、信号输出端（02)以及进位输出端（c2)，第二加法器用于对第三加法器 输出信号及第三加法器输出信号经过锁存后的信号进行相加，并输出到所述第一加法器， 第三加法器用于对第二累加器单元（200)的进位输出端（c2)的输出信号输出到所述第二 加法器及第三锁存器（203)，第二锁存器（201)用于对于第二累加器单元（200)的信号输 出端（02)的输出信号进行锁存和延迟并输入到所述第二累加器单元（200)的第二输入端 (y2)，第三锁存器用于对所述第三加法器的输出信号进行锁存和延迟并输出到所述第二加 法器； 其特征在于，所述第一累加器单兀（100)的第一输入端（xl)的输入信号包括直流 信号和微扰信号。 本专利技术还提供了一种改进型sigma-delta调制器的操作方法，包括如下步骤： 将直流信号和微扰信号提供给所述第一累加器单兀（100)的第一输入端（xl); 将所述第一累加器单元（100)的第一输入端（xl)的输入信号与所述第一累加器 单元（100)的第二输入端（yl)的输入信号进行累加并输入到第二累加器单元（200)的第 一输入端（xl); 将所述第二累加器单元（200)的第一输入端（x2)的输入信号与所述第二累加器 单元（200)的第二输入端（y2)的输入信号进行累加； 将所述第二累加器单元（200)的进位输出端（c2)的输出信号与第二累加器单元 (200)的进位输出端（c2)的输出信号经过锁存的信号相加，并输出到第一加法器的输入 端； 将第一累加器单元（100)的进位输出端（cl)的输出信号与第二加法器的输出端 信号相加，并输出控制信号。 本专利技术提供的这种改进型Sigma-delta调制器操作方法，通过在第一级累加器的 输入端x加入微扰信号，达到比传统Sigma-delta调制器操作方法更好的噪声整形效果。【附图说明】 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它 特征、目的和优点将会变得更明显： 图1是根据本专利技术提出的sigma-delta调制器及其操作方法的某一实施例的电路 结构图； 图2是根据传统的sigma-delta调制器的操作方法的某一实施例的电路结构图； 图3输入K= 65536时，传统结构和本专利技术对噪声的整形对比是传统sigma-delta 调制方法与本专利技术在输入信号K= 65536时，对噪声整形效果的对比。 具体实施方案 以下详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。通过参考附图描 述的实施当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种改进型sigma‑delta调制器，包括：第一累加器单元模块(s1)，包括第一累加器单元(100)、第一加法器、第一锁存器(101)，第一累加器单元(100)包括第一输入端(x1)和第二输入端(y1)、信号输出端(O1)以及进位输出端(c1)，第一加法器用于对第一累加器单元(100)的进位输出端(c1)的输出信号和第二加法器的输出信号进行相加并输出控制信号，第一锁存器(101)用于对于第一累加器单元(100)的信号输出端(O1)的输出信号进行锁存和延迟并输入到所述第一累加器单元(100)的第二输入端(y1)，其中，第一累加器单元(100)的信号输出端(O1)的输出信号输出到第二累加器单元(200)的第一输入端(x2)；至少一个累加器级联单元模块，包括第二累加器单元(200)、第二加法器、第三加法器、第二锁存器(201)、第三锁存器(203)，第二累加器单元(200)包括第一输入端(x2)和第二输入端(y2)、信号输出端(O2)以及进位输出端(c2)，第二加法器用于对第三加法器输出信号及第三加法器输出信号经过锁存后的信号进行相加，并输出到所述第一加法器，第三加法器用于对第二累加器单元(200)的进位输出端(c2)的输出信号输出到所述第二加法器及第三锁存器(203)，第二锁存器(201)用于对于第二累加器单元(200)的信号输出端(O2)的输出信号进行锁存和延迟并输入到所述第二累加器单元(200)的第二输入端(y2)，第三锁存器用于对所述第三加法器的输出信号进行锁存和延迟并输出到所述第二加法器；其特征在于，所述第一累加器单元(100)的第一输入端(x1)的输入信号包括直流信号和微扰信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：郭桂良，阎跃鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11