本发明专利技术公开了一种低功耗高增益的循环型折叠式共源共栅放大器，其特征在于，由主放大器和电导抵消电路组成，在主放大器中，交差耦合的N44、N45在总电流不变的前提下提高了放大器的等效跨导，进一步提高了放大器的增益；电导抵消电路由第一电导抵消电路CIRCUIT_P和第二电导抵消电路CIRCUIT_N组成，CIRCUIT_P(CIRCUIT_N)通过检测cascode管P8、P9(N12、N13)源端的节点电压并产生反馈电压控制负电导产生电路，使产生的负电导成为顶层PMOS：P6、P7(底层NMOS：N10、N11)电导gds的函数，跟随并抵消顶层PMOS(底层NMOS)的gds，如果PMOS和NMOS两侧分别完全抵消了顶层PMOS和底层NMOS的电导，则输出阻抗和直流增益无限，放大器的性能将得到明显的提高。
【技术实现步骤摘要】
本专利技术涉及一种共源共栅放大器，具体涉及一种低功耗高增益的循环型折叠式共源共栅放大器，属于电学
技术介绍
模拟集成电路的一个主要电路结构就是运算跨导放大器，在许多应用中它都是消耗功耗最大的模块。由于CMOS技术的低电压趋势，近来折叠运放比套筒式运放(附图1)更加受到人们的关注，尽管折叠运放的功耗更大一些。并且，PMOS驱动的折叠运放由于其具有更低的闪烁噪声、更高的次级点以及较低的输入共模电平，故已经成为运放应用的最佳选择。然而，PMOS驱动的折叠运放同时也提高了输入电容和功耗。此外，随着CMOS工艺尺寸不断的减小，在深亚微米工艺下，晶体管的本征增益典型值大约为20-30dB，共源共栅运放的增益范围只有40-60dB，这在高精度应用中增益是远远不够的。为了得到更高的增益，业内已提出了多种技术方案，例如:多级级联放大器、跨导加倍技术、增益自举技术、电导抵消技术等。其中:1、多级级联放大器:由于采用复杂的补偿办法，所以严重降低了放大器的频率响应;2、跨导加倍技术:由于引入了低增益高带宽的预防大级，所以使得功耗加倍；3、增益自举技术:由于通常要引入极零对，所以影响运放的建立性能，尤其是在高精度建立的应用中；4、电导抵消技术:相对的，电导抵消技术可以在提供高直流增益的同时不会削弱其尚频性能。图1所示的是传统的折叠式共源共栅运放的电路图。在图1所示的电路中我们注意到，N1、N2两只晶体管传导最多的电流，因此具有最大的跨导，然而这两只晶体管只用来作电流槽使用。之前提高折叠运放性能的工作使用了多种设计，然而N1、N2这两只晶体管始终没有得到更好的利用。
技术实现思路
为解决现有技术的不足，本专利技术的目的在于提供一种低功耗、高增益的循环型折叠式共源共栅放大器。为了实现上述目标，本专利技术采用如下的技术方案:一种低功耗高增益的循环型折叠式共源共栅放大器，其特征在于，由主放大器和电导抵消电路组成，前述主放大器主要由PU P2、P3、P4、P5、P6、P7、P8、P9九个PMOS晶体管和N10、N11、N12、N13、N14、N15、N16、N17、N44、N45 十个 NMOS 晶体管组成:Pl的源端与P5的漏端相连，Pl的漏端与NlO的漏端、N12的源端共同连接在节点D ；P2的源端与P5的漏端相连，P2的漏端与Nll的栅端、N15的栅端、N17的漏端相连；P3的源端与P5的漏端相连，P3的漏端与NlO的栅端、N14的栅端、N16的漏端相连；P4的源端与P5的漏端相连，P4的漏端与Nll的漏端、N13的源端共同连接在节点C；P5的漏端与P1、P2、P3、P4的源端相连，P5的栅端连接到第四偏置电平Vb4 ；P6的漏端与P8的源端连接在节点A ；P7的漏端与P9的源端连接在节点B ；P8的源端与P6的漏端连接在节点A，P8的漏端与N12的漏端共同连接在负输出端 Vout-；P9的源端与P7的漏端连接在节点B，P9的漏端与N13的漏端共同连接在正输出端 Vout+ ；NlO的漏端与Pl的漏端、N12的源端共同连接在节点D，NlO的栅端与P3的漏端、N14的栅端、N16的漏端相连；Nll的漏端与P4的漏端、N13的源端共同连接在节点C，Nll的栅端与P2的漏端、N15的栅端、N17的漏端相连；N12的漏端与P8的漏端共同连接在负输出端Vout_，N12的源端与Pl的漏端、NlO的漏端共同连接在节点D ;N13的漏端与P9的漏端共同连接在正输出端Vout+，N13的源端与P4的漏端、Nll的漏端共同连接在节点C ;N14的漏端与N16的源端相连，N14的栅端与P3的漏端、NlO的栅端、N16的漏端相连；N15的漏端与N17的源端相连，N15的栅端与P2的漏端、Nll的栅端、N17的漏端相连；N16的源端与N14的漏端相连，N16的漏端与P3的漏端、NlO的栅端、N14的栅端相连；N17的源端与N15的漏端相连，N17的漏端与P2的漏端、Nll的栅端、N15的栅端相连；N44的栅端与N15的漏端、N17的源端、N45的漏端相连，N44的漏端与N14的漏端、N16的源端、N45的栅端相连；N45的栅端与N14的漏端、N16的源端、N44的漏端相连，N45的漏端与N15的漏端、N17的源端、N44的栅端相连；前述Pl、P2的栅端均连接到正输入端Vin+，P3、P4的栅端均连接到负输入端Vin-；前述P6、P7的栅端均连接到第一偏置电平Vbl，P8、P9的栅端均连接到第二偏置电平Vb2，N12、N13的栅端均连接到第三偏置电平Vb3 ；前述？1、？2、？344、？5、？6、？7、？8、？9的衬底和P5、P6、P7的源端均连接到电源电压A画；前述N10、N11、N12、N13、N14、N15、N16、N17、N44、N45 的衬底和 N10、N11、N12、N13、N44、N45的源端均连接到接地端口 AGND ；前述电导抵消电路由PMOS晶体管一端的第一电导抵消电路CIRCUIT_P和NMOS晶体管一端的第二电导抵消电路CIRCUIT_N共同组成:前述第一电导抵消电路CIRCUIT_P的第一端与节点A相连，第二端与节点B相连；前述第二电导抵消电路CIRCUIT_N的第一端与节点C相连，第二端与节点D相连。前述的低功耗高增益的循环型折叠式共源共栅放大器，其特征在于，前述第一电导抵消电路 CIRCUIT_P 主要由 N18、N19、N20、N21、N22 五个 NMOS 晶体管和 P23、P24、P25、P26、P27、P28、P29、P30 八个 PMOS 晶体管组成:N18的栅端与节点B相连，N18的源端与N19的源端共同连接到N20的漏端，N18的漏端与P23的漏端和栅端、P25的栅端共同连接到第一反馈信号节点va_fb ;N19的栅端与节点A相连，N19的源端与N18的源端共同连接到N20的漏端，N19的漏端与P24的漏端和栅端、P25的栅端共同连接到第二反馈信号节点vb_fb ;N20的漏端分别与N18、N19的源端相连；N21的漏端与P25的漏端、P27的栅端、P29的栅端相连；N22漏端与P26的漏端、P28的栅端、P30的栅端相连；P23的漏端和栅端与N18的漏端、P25的栅端共同连接到第一反馈信号节点va_fb ；P24的漏端和栅端与N19的漏端、P26的栅端共同连接到第二反馈信号节点vb_fb ；P25的漏端与N21的漏端、P27的栅端、P29的栅端相连，P25的栅端与N18的漏端、P23的漏端和栅端共同连接到第一反馈信号节点va_fb ;P26的漏端与N22的漏端、P28的栅端、P30的栅端相连，P26的栅端与N19的漏端、P24的漏端和栅端共同连接到第二反馈信号节点vb_fb ;P27的漏端与P25的源端相连，P27的栅端与N21的漏端、P25的漏端、P29的栅端相连；P28的漏端与P26的源端相连，P28的栅端与N22的漏端、P26的漏端、P30的栅端相连；P29的栅端与N21的漏端、P25的漏端、P27的栅端相连，P29的漏端与节点A相连；P30的栅端与N22的漏端、P26的漏端、P28的栅端相连，P30的漏端与节点B相连；前述N21、N22、N23的栅端共同连接第五偏置电平Vb5 ；前本文档来自技高网...
【技术保护点】
低功耗高增益的循环型折叠式共源共栅放大器，其特征在于，由主放大器和电导抵消电路组成，所述主放大器主要由P1、P2、P3、P4、P5、P6、P7、P8、P9九个PMOS晶体管和N10、N11、N12、N13、N14、N15、N16、N17、N44、N45十个NMOS晶体管组成：P1的源端与P5的漏端相连，P1的漏端与N10的漏端、N12的源端共同连接在节点D；P2的源端与P5的漏端相连，P2的漏端与N11的栅端、N15的栅端、N17的漏端相连；P3的源端与P5的漏端相连，P3的漏端与N10的栅端、N14的栅端、N16的漏端相连；P4的源端与P5的漏端相连，P4的漏端与N11的漏端、N13的源端共同连接在节点C；P5的漏端与P1、P2、P3、P4的源端相连，P5的栅端连接到第四偏置电平Vb4；P6的漏端与P8的源端连接在节点A；P7的漏端与P9的源端连接在节点B；P8的源端与P6的漏端连接在节点A，P8的漏端与N12的漏端共同连接在负输出端Vout‑；P9的源端与P7的漏端连接在节点B，P9的漏端与N13的漏端共同连接在正输出端Vout+；N10的漏端与P1的漏端、N12的源端共同连接在节点D，N10的栅端与P3的漏端、N14的栅端、N16的漏端相连；N11的漏端与P4的漏端、N13的源端共同连接在节点C，N11的栅端与P2的漏端、N15的栅端、N17的漏端相连；N12的漏端与P8的漏端共同连接在负输出端Vout‑，N12的源端与P1的漏端、N10的漏端共同连接在节点D；N13的漏端与P9的漏端共同连接在正输出端Vout+，N13的源端与P4的漏端、N11的漏端共同连接在节点C；N14的漏端与N16的源端相连，N14的栅端与P3的漏端、N10的栅端、N16的漏端相连；N15的漏端与N17的源端相连，N15的栅端与P2的漏端、N11的栅端、N17的漏端相连；N16的源端与N14的漏端相连，N16的漏端与P3的漏端、N10的栅端、N14的栅端相连；N17的源端与N15的漏端相连，N17的漏端与P2的漏端、N11的栅端、N15的栅端相连；N44的栅端与N15的漏端、N17的源端、N45的漏端相连，N44的漏端与N14的漏端、N16的源端、N45的栅端相连；N45的栅端与N14的漏端、N16的源端、N44的漏端相连，N45的漏端与N15的漏端、N17的源端、N44的栅端相连；所述P1、P2的栅端均连接到正输入端Vin+，P3、P4的栅端均连接到负输入端Vin‑；所述P6、P7的栅端均连接到第一偏置电平Vb1，P8、P9的栅端均连接到第二偏置电平Vb2，N12、N13的栅端均连接到第三偏置电平Vb3；所述P1、P2、P3、P4、P5、P6、P7、P8、P9的衬底和P5、P6、P7的源端均连接到电源电压AVDD；所述N10、N11、N12、N13、N14、N15、N16、N17、N44、N45的衬底和N10、N11、N12、N13、N44、N45的源端均连接到接地端口AGND；所述电导抵消电路由PMOS晶体管一端的第一电导抵消电路CIRCUIT_P和NMOS晶体管一端的第二电导抵消电路CIRCUIT_N共同组成：所述第一电导抵消电路CIRCUIT_P的第一端与节点A相连，第二端与节点B相连；所述第二电导抵消电路CIRCUIT_N的第一端与节点C相连，第二端与节点D相连。...
【技术特征摘要】
【专利技术属性】
技术研发人员：谢梦琳，朱樟明，田征，杨银堂，刘敏杰，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。