移位寄存器、显示装置及移位寄存器驱动方法制造方法及图纸

本发明专利技术提供的移位寄存器，第一输入模块用于根据第一时钟信号开启第一和第二移位模块；第一移位模块的输出端作为第一输出端，用于在开启时移位输出第一输入端的第一信号；第一复位模块的输出端作为第一输出端，用于根据第三时钟信号关闭第一移位模块并输出第一信号，实现复位；第二移位模块的输出端作为第二输出端，用于在开启时移位输出第二输入端的第二信号；第二输入模块用于根据第一时钟信号向第二复位模块输出开启和关闭信号；第二复位模块的输出端作为第二输出端，用于在开启时输出第二信号，实现复位；第三输入模块用于根据第二时钟信号关闭第二移位模块；第一、第二和第三时钟信号为同一组时钟信号。减小外围电路，避免显示装置边框过宽。

【技术实现步骤摘要】
移位寄存器、显示装置及移位寄存器驱动方法
本专利技术属于显示
，具体涉及一种移位寄存器、显示装置及移位寄存器驱动方法。
技术介绍
传统的低温多晶硅(LowTemperaturePoly-silicon；简称LTPS)薄膜晶体管液晶显示器以及有源矩阵有机发光二极体面板(ActiveMatrixOrganicLightEmittingDiode，简称AMOLED)的像素驱动信号一般需要两种不同的信号，一种为高电平上加载有低电平脉冲的信号(即，常高电平信号+低电平脉冲)，用于控制栅线的扫描(称为扫描电压信号)，另一种为低电平上加载有高电平脉冲的信号(即，常低信号+高电平脉冲)，用于控制数据线数据的写入(称为数据输入信号)。目前，为实现上述两种信号的输出，不仅需要使用两种不同的移位寄存器；而且由于上述两种信号的脉冲宽度通常是不一致，还需要两组不同脉冲宽度的时钟信号驱动该两种不同移位寄存器，每组时钟信号包括两个时钟信号。因此，现有技术会造成显示装置边框区域需要设置两个移位寄存器和两个时钟信号电路，从而会造成显示装置的边框过宽。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、显示装置及移位寄存器驱动方法。为解决上述问题之一，本专利技术提供了一种移位寄存器，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块；其中，所述第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号；所述第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出所述第一输入端输入的第一信号；所述第一复位模块，其与第一输入端和第一移位模块相连，其输出端作为第一输出端，用于根据第三时钟信号关闭所述第一移位模块，并在关闭第一移位模块时输出所述第一信号，实现复位；所述第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出所述第二输入端输入的第二信号；所述第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；所述第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出所述第二信号，实现复位；所述第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为同一组时钟信号。具体地，所述第一输入模块包括第一晶体管，其中，所述第一晶体管，其控制极与第一时钟信号端相连，其第一极作为第一输入模块的输入端与所述第一输入端相连，其第二极作为第一输入模块的输出端与第一移位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。具体地，所述第一移位模块包括第六晶体管和第二存储电容，其中，所述第六晶体管，其控制极作为第一移位模块的输入端与第一输入模块的输出端相连，其第一极作为所述第一移位模块的输出端，其第二极与第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号；所述第二存储电容，其第一端与所述第六晶体管的第一极相连，其第二端与所述第六晶体管的控制极相连。具体地，所述第一复位模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，其中，所述第三晶体管，其控制极与所述第一输入端相连，其第一极与第一电平输入端相连，其第二极与第五晶体管的控制极连接；所述第一电平输入端，用于输入第一电平；所述第五晶体管，其第一极与所述第三晶体管的第一极连接，其第二极作为第一复位模块的输出端；所述第二晶体管，其控制极与所述第三晶体管的第二极相连，其第一极与所述第一电平输入端相连，其第二极与所述第一移位模块的输入端相连；所述第一存储电容，其第一端与所述第五晶体管的第一极相连，其第二端与所述第五晶体管的控制极相连；所述第四晶体管，其控制极与第三时钟信号端相连，其第一极与所述第三晶体管的第二极相连，其第二极与第二电平输入端相连；所述第三时钟信号端，用于输入第三时钟信号；所述第二电平输入端，用于输入第二电平，所述第一电平和所述第二电平为一组高低电平。具体地，所述第二输入模块包括第七晶体管，所述第七晶体管，其控制端与第一时钟信号端相连，其第一极作为所述第二输入模块的输入端与所述第二输入端相连，其第二极作为所述第二输入模块的输出端与所述第二复位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。具体地，所述第二输入模块还包括第十三晶体管，所述第十三晶体管，其控制端与所述第一输出端相连，其第一极与所述第七晶体管的第一极相连，其第二极与所述第七晶体管的第二极相连。具体地，所述第二复位模块包括第四存储电容和第十二晶体管，其中，所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二电平输入端相连。具体地，所述第二复位模块包括第四存储电容和第十二晶体管，其中，所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号。具体地，所述第二移位模块包括第八晶体管、第十一晶体管和第三存储电容，其中，所述第八晶体管，其控制极与第一移位模块的输入端相连，其第一极与所述第十一晶体管的控制极相连，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平；所述第十一晶体管，其控制极与第三输入模块的输出端相连，其第一极与第一时钟信号端相连，第二极作为第二移位模块的输出端；所述第一时钟信号端，用于输入所述第一时钟信号；所述第三存储电容，其第一端与第一电平输入端相连，其第二端与所述第十一晶体管的控制极相连；所述第一电平输入端，用于输入第一电平，所述第一电平和所述第二电平为一组高低电平。具体地，所述第三输入模块包括第九晶体管和第十晶体管，其中，所述第十晶体管，其控制极与第二时钟信号端相连，其第一极与第一电平输入端相连，其第二极与所述第九晶体管的第一极相连；所述第二时钟信号端，用于输入所述第二时钟信号；所述第一电平输入端，用于输入第一电平，所述第一电平为高电平或低电平；所述第九晶体管，其控制极与所述第二输入端相连，其第二极作为第三输入模块的输出端与第二移位模块相连。具体地，所述第一晶体管至所述第十三晶体管均为P型晶体管；或者，所述第一晶体管至所述第十三晶体管均为N型晶体管；或者，所述第一晶体管至所述第十三晶体管部分为P型晶体管，部分为N型晶体管。具体地，所述第一信号和所述第二信号分别为高电平信号上具有低电平脉冲的信号和低电平信号上具有高电平脉冲的信号中的一种和另一种；所述第一信号的脉冲宽度为1/3时钟周期；所述第二信本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块；其中所述第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号；所述第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出所述第一输入端输入的第一信号；所述第一复位模块，其与第一输入端和第一移位模块相连，其输出端作为第一输出端，用于根据第三时钟信号关闭所述第一移位模块，并在关闭第一移位模块时输出所述第一信号，实现复位；所述第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出所述第二输入端输入的第二信号；所述第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；所述第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出所述第二信号，实现复位；所述第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为同一组时钟信号。...

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括第一输入模块、第二输入模块、第三输入模块、第一移位模块、第二移位模块、第一复位模块和第二复位模块；其中所述第一输入模块，其与第一输入端、第一移位模块和第二移位模块相连，用于根据第一时钟信号向第一移位模块和第二移位模块输出开启信号；所述第一移位模块，其输出端作为第一输出端，用于在接收到开启信号时开启，并移位输出所述第一输入端输入的第一信号；所述第一复位模块，其与第一输入端和第一移位模块相连，其输出端作为第一输出端，用于根据第三时钟信号关闭所述第一移位模块，并在关闭第一移位模块时输出所述第一信号，实现复位；所述第二移位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并移位输出所述第二输入端输入的第二信号；所述第二输入模块，其与第二输入端和第二复位模块相连，用于根据第一时钟信号向第二复位模块输出开启信号和关闭信号；所述第二复位模块，其输出端作为第二输出端，用于在接收到开启信号时开启，并输出所述第二信号，实现复位；所述第三输入模块，其与第二输入端和第二移位模块相连，用于根据第二时钟信号关闭第二移位模块；其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为同一组时钟信号；所谓同一组时钟信号是指时钟周期相同，高低电平相对时钟周期的占比相同。2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括第一晶体管，其中所述第一晶体管，其控制极与第一时钟信号端相连，其第一极作为第一输入模块的输入端与所述第一输入端相连，其第二极作为第一输入模块的输出端与第一移位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。3.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位模块包括第六晶体管和第二存储电容，其中所述第六晶体管，其控制极作为第一移位模块的输入端与第一输入模块的输出端相连，其第一极作为所述第一移位模块的输出端，其第二极与第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号；所述第二存储电容，其第一端与所述第六晶体管的第一极相连，其第二端与所述第六晶体管的控制极相连。4.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一存储电容，其中所述第三晶体管，其控制极与所述第一输入端相连，其第一极与第一电平输入端相连，其第二极与第五晶体管的控制极连接；所述第一电平输入端，用于输入第一电平；所述第五晶体管，其第一极与所述第三晶体管的第一极连接，其第二极作为第一复位模块的输出端；所述第二晶体管，其控制极与所述第三晶体管的第二极相连，其第一极与所述第一电平输入端相连，其第二极与所述第一移位模块的输入端相连；所述第一存储电容，其第一端与所述第五晶体管的第一极相连，其第二端与所述第五晶体管的控制极相连；所述第四晶体管，其控制极与第三时钟信号端相连，其第一极与所述第三晶体管的第二极相连，其第二极与第二电平输入端相连；所述第三时钟信号端，用于输入第三时钟信号；所述第二电平输入端，用于输入第二电平，所述第一电平和所述第二电平为一组高低电平。5.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入模块包括第七晶体管，所述第七晶体管，其控制端与第一时钟信号端相连，其第一极作为所述第二输入模块的输入端与所述第二输入端相连，其第二极作为所述第二输入模块的输出端与所述第二复位模块的输入端相连；所述第一时钟信号端，用于输入所述第一时钟信号。6.根据权利要求5所述的移位寄存器，其特征在于，所述第二输入模块还包括第十三晶体管，所述第十三晶体管，其控制端与所述第一输出端相连，其第一极与所述第七晶体管的第一极相连，其第二极与所述第七晶体管的第二极相连。7.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第四存储电容和第十二晶体管，其中所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二电平输入端相连。8.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第四存储电容和第十二晶体管，其中所述第十二晶体管，其控制极作为所述第二复位模块的输入端与所述第二输入模块的输出端相连，其第一极作为第二复位模块的输出端，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二电平，所述第二电平为高电平或低电平；所述第四存储电容，其第一端与所述第十二晶体管的控制极相连，其第二端与所述第二时钟信号端相连；所述第二时钟信号端，用于输入所述第二时钟信号。9.根据权利要求1所述的移位寄存器，其特征在于，所述第二移位模块包括第八晶体管、第十一晶体管和第三存储电容，其中，所述第八晶体管，其控制极与第一移位模块的输入端相连，其第一极与所述第十一晶体管的控制极相连，其第二极与第二电平输入端相连；所述第二电平输入端，用于输入第二...

【专利技术属性】
技术研发人员：孙拓，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11