半导体装置及读取指令的控制方法制造方法及图纸

本发明专利技术提供半导体装置及读取指令的控制方法。改善在包括储存了指令组的闪存器的系统级封装型半导体装置中的指令的读取速度。所述半导体装置具备：CPU；第一闪存器，存储通过上述CPU而执行的第一指令组；第二闪存器，存储根据在上述第一指令组中包含的预定的控制指令而执行的第二指令组，在利用上述CPU执行指令之前，判断从上述第一闪存器读取的指令是否为分支指令，并在判断为是该分支指令的情况下，指示为使上述第二闪存器利用该分支指令所示的分支目标地址值而进行读取动作，在按照该指示而使上述第二闪存器处于能够进行读取动作的状态的期间，在上述CPU的程序计数器的值与上述分支目标地址值一致的情况下，开始从上述第二闪存器读取上述第二指令组。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种使用可改写的非挥发性存储器的系统级封装型半导体装置及在该半导体装置中的指令读取控制方法。
技术介绍
近年来，在电子电路系统中搭载有多个可改写的非挥发性存储器(闪存器)。闪存器主要有NAND型和NOR型。通常来说，NAND型闪存器容量大，因此，单位比特的成本低，所以适用于处理大容量数据，但需要控制器和/或映射用RAM,电路构成容易变得复杂。另一方面，NOR型闪存器容量小，速度较低，但由于电路构成简单，所以适用于储存程序代码(指令代码)和/或固件，因此，还提供有被称为XiP (eXecute-1n-Place,芯片内执行)的规格。并且，NOR型闪存器有并行型和串行型，NOR型串行闪存器的引脚数少，能够削减芯片面积，因此能够节约基板贴装的成本，所以期待今后主要用于与CPU混载的系统级封装(SIP) O此外，提高电子电路系统的运行速度是常态化的需求，提出了各种用于提高运行速度的技术。下述专利文献I公开了一种用于削减启动信息处理装置中的OS等程序的处理所需要的时间的技术。具体来说，专利文献I公开了一种具有两个处理器的信息处理装置，其中，第一处理器执行用于使第二处理器能够从DRAM读取并执行关于OS的指令组的准备处理(例如保存在DRAM中的内核映像的整合性检查)，另一方面，第二处理器与第一处理器执行的准备处理在时间上并行而从闪存器读取并执行关于OS的指令组，并且第二处理器根据准备处理的完成，将关于OS的指令组的获取处从闪存器切换为DRAM并继续执行OS。现有技术文献专利文献专利文献1:日本特开第2010-146142号公报【专利
技术实现思路
】技术问题在专利文献I所公开的现有的信息处理装置中，为了存储关于OS的指令组而使用DRAM，所以必须考虑与设置于该DRAM的多个引脚对应的布线而进行设计，很难实现芯片的小面积化。也就是说，像专利文献I那样的信息处理装置是基于以下的系统策略而被设计的，即，随着OS的高功能化，配合内核图像的尺寸增大而可以使用作为容量大且高速的存储器的DRAM，因此不适于无法使用DRAM的系统环境和/或对芯片贴装面积的削减具有强烈要求的系统环境。另一方面，对于NOR型闪存器，从其特性考虑，出于在要求高可靠性的系统环境中储存指令代码为目的而使用的情况较多，因此寻求进一步提高读取速度的技术。关于这点，NOR型串行闪存器的I/O引脚数少，期待作为对削减芯片面积能够做出巨大贡献的内存器，但由于读取速度比其它闪存器慢，因此在搭载于系统级封装型半导体装置的情况下，读取速度成为瓶颈。特别是，在CPU从NOR型串行闪存器中读取有关分支的指令并准备执行的情况下，在构造上，直到NOR型串行闪存器做好读取准备为止，CPU承受负载，因此具有CPU的性能降低的问题。即，在NOR型串行闪存器中，在读取的地址具有连续性的情况下，能够比较高速地读取数据，但在读取的地址不具有连续性(例如由分支指令和/或跳转指令等导致的地址跳转)的情况下，在从指定地址到读取数据为止的处理中产生系统开销，在这段期间，存在等待CPU执行的缺陷。因此，本专利技术的目的在于提供一种改善在包含储存了指令代码的闪存器的系统级封装型半导体装置中的指令读取速度的体系结构。具体来说，本专利技术的目的在于提供以下的体系结构。即，在包含储存有指令代码的NOR型串行闪存器的系统级封装型半导体装置中，即使在CPU读取有关分支的指令并执行的情况下，也不使CPU过度等待，实现CPU的有效的执行。技术方案用于解决上述问题的本专利技术包括以下所示的专利技术特定事项或技术特征而构成。S卩，基于上述观点的本专利技术为一种半导体装置，具备:CPU ;第一闪存器，存储通过上述CPU而执行的第一指令组；第二闪存器，存储根据在上述第一指令组中包含的预定的控制指令而执行的第二指令组。上述半导体装置在通过上述CPU执行指令之前，判断从上述第一闪存器读取的指令是否为分支指令，且在判断为是该分支指令的情况下，指示为使上述第二闪存器利用该分支指令所表示的分支目标地址值而执行读取动作。并且，上述半导体装置在按照该指示而使上述第二闪存器处于能够进行读取动作的状态的期间，在上述(PU的程序计数器的值与上述分支目标地址值一致的情况下，开始从上述第二闪存器读取上述第二指令组。据此，即使在读取的地址不具有连续性的情况下，通过预先使与读取数据的闪存器不同的闪存器处于能够读取的状态，从而能够减少CPU的等待时间，能够高效地利用CPUo并且，基于上述观点的本专利技术为一种半导体装置，具备:第一闪存器，存储第一指令组；第二闪存器，存储根据在上述第一指令组中包含的预定的控制指令而执行的第二指令组；访问控制部，控制对上述第一闪存器以及上述第二闪存器的访问；存储器接口，选择上述第一闪存器以及上述第二闪存器中的任一个闪存器，将从该选择后的闪存器中依次读取的指令提供给CPU，其中包括判断该指令是否为第一控制指令，且在判断为该指令是第一控制指令时获取该第一控制指令所表示的第一跳转目标地址值的分支指令检测部；程序计数器监视部，将CPU的程序计数器的值与由上述分支指令检测部获取的第一跳转目标地址值进行比较，在该比较结果是上述程序计数器的值与上述第一跳转目标地址值一致的情况下，输出第一触发信号。上述访问控制部控制为根据由上述分支指令检测部获取的第一跳转目标地址值而使上述第二闪存器处于能够读取的状态，上述存储器接口基于从上述程序计数器监视部输出的上述第一触发信号选择上述第二闪存器。上述程序计数器监视部在上述程序计数器的值被改写为预定的增加值以外的值的情况下，对上述程序计数器的值与上述第一跳转目标地址值进行比较。并且，上述程序计数器监视部具备储存上述获取的第一跳转目标地址值的寄存器。并且，上述程序计数器监视部在上述程序计数器的值被改写为预定的增加值以外的值、且上述寄存器的内容为控制(Null)的情况下控制为使上述CPU变成保持(HOLD)状??τ O并且，上述程序计数器监视部在根据通过上述CPU解码的指令而使上述第二闪存器成为能够读取的状态的情况下控制为解除上述CPU的保持(HOLD)状态。并且，上述访问控制部在上述第二闪存器成为能够读取的状态的情况下控制为直到接收上述第一触发信号为止，使上述第二闪存器处于空闲状态。并且，上述分支指令检测部在从上述第二闪存器正读取指令组的情况下，判断该指令是否为第二指令，当判断该指令为第二指令时，获取该第二指令所表示的第二跳转目标地址值。并且，上述访问控制部根据通过上述分支指令检测部获取的第二跳转目标地址值控制为使上述第一闪存器成为能够读取的状态。并且，上述程序计数器监视部对上述程序计数器的值与通过上述分支指令检测部获取的第二跳转目标地址值进行比较，在该比较的结果是上述程序计数器的值与上述第二跳转目标地址值一致时，输出第二触发信号。并且，上述存储器接口基于从上述程序计数器监视部输出的上述第二触发信号选择上述第一闪存器。并且，上述半导体装置还具备中断控制器，从外部的外围电路以及外围设备的至少一个中接收中断请求信号而对上述CPU执行中断。上述中断控制器基于上述中断请求信号，获取基于该中断的中断跳转目标地址值。并且，上述访问控制部根据通过上述中断控制器获取的中断跳转目标地址值控制为使上述第二闪存本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：第一闪存器，存储第一指令组；第二闪存器，存储根据在所述第一指令组中包含的预定的控制指令而执行的第二指令组；访问控制部，控制对所述第一闪存器以及所述第二闪存器的访问；存储器接口，选择所述第一闪存器以及所述第二闪存器中的任一个闪存器，将从该选择后的闪存器中依次读取的指令提供给CPU，其中，包括判断该指令是否为第一控制指令，且在判断为该指令是第一控制指令时获取该第一控制指令所表示的第一跳转目标地址值的分支指令检测部；程序计数器监视部，将CPU的程序计数器的值与由所述分支指令检测部获取的第一跳转目标地址值进行比较，在该比较的结果是所述程序计数器的值与所述第一跳转目标地址值一致的情况下，输出第一触发信号，所述访问控制部控制为根据由所述分支指令检测部获取的第一跳转目标地址值而使所述第二闪存器处于能够读取的状态，所述存储器接口基于从所述程序计数器监视部输出的所述第一触发信号选择所述第二闪存器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：草野隆夫，
申请(专利权)人：株式会社巨晶片，
类型：发明
国别省市：日本;JP