时钟移相电路制造技术

时钟移相电路，包括时钟输入级、电容、电平检测电路、上拉电路、下拉电路、时钟输出级和逻辑控制电路，时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容、及上拉电路和下拉电路的输出端，电容另一端接固定直流电平，所述电平检测电路对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路与时钟输入级、上拉电路和下拉电路连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。本实用新型专利技术采用在时钟的上升或下降沿时开始对电容充放电，造成信号输出沿的延时，电路原理简单，便于在集成电路现有工艺中实现集成，无须外围分离电子元件支持，实现时钟缓冲功能的同时降低了电路成本。

【技术实现步骤摘要】

本技术属于电子电路领域，涉及一种时钟移相电路。
技术介绍
时钟频率，是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，量度单位采用SI单位赫兹(Hz)。数字电路及模拟电路芯片中众多的晶体管全都工作在开关状态，它们的导通和关断动作无不是按照时钟信号的节奏进行的。如果时钟频率过高，就可能出现晶体管的状态来不及变化的情况，产生死锁或随机性误操作。同时，由于电路工作状态的需要，时钟的相位需要进行调整，现有的时钟相位调整通常依赖单独的芯片实现，提高成本的同时占据了 PCB板的面积。
技术实现思路
为克服现有技术的缺陷，本技术公开了一种时钟移相电路。本技术所述时钟移相电路，包括时钟输入级、电容、电平检测电路、上拉电路、下拉电路、时钟输出级和逻辑控制电路，时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容、及上拉电路和下拉电路的输出端，电容另一端接固定直流电平，所述电平检测电路对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路与时钟输入级、上拉电路和下拉电路连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。具体的，所述时钟输入级和时钟输出级由一个RS触发器实现，时钟信号从RS触发器的R端输入，Q端输出；QN端与A点连接，S端与电平检测电路的输出端连接。具体的，所述上拉电路为PMOS管、下拉电路为NMOS管，PMOS管和NMOS管的栅极均与逻辑控制电路连接。具体的，所述电平检测电路为反相器或比较器。具体的，所述逻辑控制电路为一个反相器或大于I的奇数个反相器串联实现。采用本技术所述的时钟移相电路采用在时钟的上升或下降沿时开始对电容充放电，电容充电或放电到电平检测电路的检测电平时再翻转信号，造成信号输出沿的延时，电路原理简单，便于在集成电路现有工艺中实现集成，无须外围分离电子元件支持，实现时钟缓冲功能的同时降低了电路成本。【附图说明】图1示出本技术一种【具体实施方式】结构示意图；图中附图标记名称为:1.逻辑控制电路2.检测基准电压3.电容6.电平检测电路7.时钟输入端口 8.上拉电路9.下拉电路10.时钟输出端。【具体实施方式】下面结合附图，对本技术的【具体实施方式】作进一步的详细说明。本技术所述时钟移相电路包括时钟输入级、电容3、电平检测电路6、上拉电路8、下拉电路9、时钟输出级和逻辑控制电路1，时钟输入级的输出端与电平检测电路6的输入端连接于A点，A点还连接有电容3、及上拉电路8和下拉电路9的输出端，电容另一端接固定直流电平，优选可以接地；所述电平检测电路6对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路I与时钟输入级、上拉电路8和下拉电路9连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。时钟信号从时钟输入端口 7输入，当时钟信号上升沿通过时钟输入级后，上拉电路8开始工作，此时下拉电路9关闭，上拉电路8对电容3进行充电，充电至高于电平检测电路的检测电平时，电平检测电路输出信号从低变高，充电时间即为时钟信号上升沿和电平检测电路输出信号上升沿之间的延时。在时钟信号的高电平阶段，电容电压被上拉电路拉升至电源电压。当时钟信号下降沿通过时钟输入级，下拉电路工作，同时上拉电路关闭，对电容进行放电，放电至低于电平检测电路的检测电平时，电平检测电路输出信号从高变低，放电时间即为时钟信号下降沿和电平检测电路输出信号下降沿之间的延时。这里假设电平检测电路的延时可以忽略不计，实际上，通常电平检测电路的延时与电容充放电延时相比相当小，并且由于电平检测电路的延时难以精确控制，因此延时长短的设计重点在于电容充放电时间和电平检测电路的检测精度。上述电路结构采用在时钟的上升或下降沿时开始对电容充放电，电容充电或放电到电平检测电路的检测电平时再翻转信号，造成信号输出沿的延时。给出若干可以组合优选的实施方式，例如上拉和下拉电路可以采用电流源实现，电流源在设计上容易实现互相匹配，使上拉电流和下拉电流在各种条件下都相等。并且以现有技术，恒温电流源容易实现，使充电和放电电流不随温度变化而变化。相对RC延时，电流源充放电延时避免了电阻随工艺偏差带来的延时漂移。电平检测电路优选的是一个比较器电路，比较器正端连接一个检测基准电压2，例如1.2V左右的直流电平。检测基准电压通常选择在电源电压的一半附近，一方面使比较器在该基准电压作为比较输入电压时性能较好，同时电容3充放电时电容上的电压降大致相同，便于充放电电流设置。从设计简洁考虑，电平检测电路也可以采用简单的逻辑门，例如一个反相器，以反相器的反转电平作为检测电压，但反相器的反转电平随工艺温度等因素偏差较大。时钟输入级和时钟输出级可以由一个RS触发器实现，时钟信号从RS触发器的R端输入，Q端去时钟信号输出端10连接输出；QN端与A点连接，S端与电平检测电路的输出端连接。该实现方式简单可靠，仅两个与门即可实现。采用本技术所述的时钟移相电路采用在时钟的上升或下降沿时开始对电容充放电，电容充电或放电到电平检测电路的检测电平时再翻转信号，造成信号输出沿的延时，电路原理简单，便于在集成电路现有工艺中实现集成，无须外围分离电子元件支持，实现时钟缓冲功能的同时降低了电路成本。前文所述的为本技术的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述技术人的技术验证过程，并非用以限制本技术的专利保护范围，本技术的专利保护范围仍然以其权利要求书为准，凡是运用本技术的说明书及附图内容所作的等同结构变化，同理均应包含在本技术的保护范围内。【主权项】1.时钟移相电路，其特征在于，包括时钟输入级、电容(3)、电平检测电路(6)、上拉电路(8 )、下拉电路(9 )、时钟输出级和逻辑控制电路(I)，时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容(3 )、及上拉电路(8 )和下拉电路(9 )的输出端，电容(3)另一端接固定直流电平，所述电平检测电路(6)对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路(I)与时钟输入级、上拉电路和下拉电路连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。2.如权利要求1所述时钟移相电路，其特征在于:所述时钟输入级和时钟输出级由一个RS触发器实现，时钟信号从RS触发器的R端输入，Q端输出；QN端与A点连接，S端与电平检测电路的输出端连接。3.如权利要求1所述的时钟移相电路，其特征在于，所述上拉电路(8)为PMOS管、下拉电路(9)为NMOS管，PMOS管和NMOS管的栅极均与逻辑控制电路连接。4.如权利要求1所述的时钟移相电路，其特征在于，所述电平检测电路为反相器或比较器。5.如权利要求1所述的时钟移相电路，其特征在于，所述逻辑控制电路为一个反相器或大于I的奇数个反相器串联实现。【专利摘要】时钟移相电路，包括时钟输入级、电容、电平检测电路、上拉电路、下拉电路、时钟输出级和逻辑控制电路，时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容、及本文档来自技高网...

【技术保护点】
时钟移相电路，其特征在于，包括时钟输入级、电容（3）、电平检测电路（6）、上拉电路（8）、下拉电路（9）、时钟输出级和逻辑控制电路（1），时钟输入级的输出端与电平检测电路的输入端连接于A点，A点还连接有电容（3）、及上拉电路（8）和下拉电路（9）的输出端，电容（3）另一端接固定直流电平，所述电平检测电路（6）对A点电压进行检测，并输出检测信号至时钟输出级；所述逻辑控制电路（1）与时钟输入级、上拉电路和下拉电路连接，控制上拉电路和下拉电路分别在时钟的高电平时间和低电平时间开启。

【技术特征摘要】

【专利技术属性】
技术研发人员：高继，赵方麟，易坤，陈雪松，
申请(专利权)人：成都岷创科技有限公司，
类型：新型
国别省市：四川;51