本发明专利技术公开了一种基于65nm工艺的冗余掺杂抗辐照MOS场效应管，主要解决传统65nm MOS场效应管在总剂量辐照环境下，阈值电压漂移、亚阈值摆幅退化和关态漏电流退化的问题。其包括P型衬底(1)和位于衬底上的外延层(2)，外延层的上方四周和中部分别设有隔离槽(3)和栅极(6)，栅极两侧边界到隔离槽内边界之间的外延层中设有源漏有源区(4)，栅极两侧边界下方的外延层中设有轻掺杂源漏区(5)，栅极正下方位于两个轻掺杂源漏区之间的区域形成沟道，在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区(7)。本发明专利技术提高了器件抗总剂量辐照能力，可用于大规模集成电路的制备。
【技术实现步骤摘要】
本专利技术属于半导体器件
，特别涉及一种抗总剂量辐照的65nm MOS场效应 晶体管，可用于大规模集成电路的制备。
技术介绍
自从1964年首次发现金属氧化物半导体场效应晶体管MOSFET的电离辐射效应以 来，对于空间应用的电子系统器件和电路来说，电离辐射的总剂量效应都是导致功能衰退 的最重要因素之一。总剂量效应是指，能量大于半导体禁带宽度的致电离辐射粒子照射半 导体时，半导体内部部分束缚态电子吸收辐射粒子能量，被激发到导带，产生电子空穴对的 效应。研宄表明，总剂量效应主要对器件的介质及界面产生重要影响。总剂量效应对于体 硅结构器件的影响可以归结为以下几个方面：阈值电压、亚阈值摆幅以及关态泄漏电流，这 些参数的退化会严重影响器件性能及可靠性。 随着集成电路技术按照摩尔定律飞速的发展，商用集成电路器件已经进入了 22nm 等级，而航空航天等国防军用系统器件和电路也在朝着更小尺寸不断迈进。对于商用集 成电路系统中来说，采用SOI绝缘体上硅结构代替传统的体硅结构可以有效地消除闩锁效 应，提高器件性能。对于航天航空应用来说，SOI结构在一定程度上减小了单粒子效应的影 响，但是由于隔离介质层的存在，使得其抵抗总剂量效应的能力大大下降。而对于传统的 65nm MOS场效应晶体管，随着尺寸的不断减小，栅氧化层厚度减薄，总剂量效应抗性有所提 升。有研宄表明，总剂量导致的阈值电压漂移与介质厚度呈指数关系。随着器件尺寸缩小 至65nm，其3;[0 2的栅氧化层厚度减薄至Inm量级，且具有很高的界面质量。介质厚度减薄 及界面质量的提升使得总剂量效应得到自然的改善，但却使浅槽隔离STI以及互连介质对 器件的影响变得重要。浅槽隔离STI引入的寄生沟道会导致器件阈值电压漂移、亚阈值摆 幅退化以及关态泄漏电流增加，甚至在总剂量累积至一定程度时沟道无法正常关断导致器 件失效，严重威胁电路及系统的可靠性。
技术实现思路
本专利技术的目的在于针对上述现有65nm MOS场效应晶体管的不足，提出一种基于 65nm工艺的冗余掺杂抗辐照MOS场效应管，提高器件在辐照环境下的可靠性。 本专利技术的技术思路是在65nm MOS工艺基础上，参照微纳尺寸MOS器件的阈值掺杂 调节技术，通过对特定区域进行掺杂调节来调整寄生结构的反型条件，大幅降低敏感区域 对于总剂量辐照的敏感性，从而实现辐照加固的目的。 本专利技术的65nm MOS场效应晶体管，包括P型衬底，和位于衬底上的外延层，外延层 的上方四周设有隔离槽、外延层的上方中部设有栅极，栅极两侧边界到隔离槽内边界之间 的外延层中设有源漏有源区，栅极两侧边界下方的外延层中设有轻掺杂源漏区，栅极正下 方位于两个轻掺杂源漏区之间的区域形成沟道，其特征在于：在与沟道长度方向平行的两 个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区，以使沟道靠近隔离槽界面处 的寄生沟道阈值电压正向漂移，抑制由辐照产生的寄生器件的导通。 制作本专利技术的65nm MOS场效应晶体管的方法，包括如下步骤： 1)在P型衬底上生长厚度600-1200nm的外延层，再对外延层进行深度为 100-150nm，浓度为2 X IO17CnT3至IX 10 18CnT3的掺杂，以调节沟道浓度； 2)在该外延层上通过干氧工艺在1100-1250°C的温度下热氧化生长5-10nm厚度 的薄SiO 2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si 3N4保护层，在Si 3N4保护层上制作 一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方 向平行的隔离槽和两个与沟道方向垂直的隔离槽，刻蚀完成后清洗光刻胶，再在175-185? 的热磷酸中清洗去除SiOgl冲层与Si 3N4保护层； 3)在去除SiOgl冲层与Si 3N4保护层的外延层上，通过干氧工艺在1100-1250°C 的温度下热氧化形成一个5-10nm厚度的薄SiO2缓冲层，在该SiO 2缓冲层上生长20-25nm 厚度的Si3N4保护层，在Si 3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个 侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区 的两个宽度为60-100nm的注入窗口，在窗口内注入浓度为5 X IO18CnT3至5 X 10 19CnT3的硼 离子，形成深度为20-50nm的冗余掺杂； 4)冗余掺杂完成后，使用化学汽相淀积CVD的方法生长隔离氧化物SiO2，以填充 隔离槽，并进行化学机械抛光，抛光完成后再在温度为175-185?的热磷酸液中清洗去除 SiOgl冲层与Si 3N4保护层； 5)磷酸清洗后，通过干氧工艺在1100-1200°C的温度下热氧化生长6-12nm牺牲氧 化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净，再在1100-1200°C的温度下热 氧化生长厚度l_2nm的栅氧化层，厚度精确± IA ; 6)栅氧化层完成后，使用化学汽相淀积CVD的方法生长厚度50-80nm厚度的多晶 硅层，在多晶硅层上通过干氧工艺在1100-1250°C的温度下热氧化生长5-10nm厚度的薄 SiO2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si 3N4保护层，在Si 3N4保护层上制作一 层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗 口并光刻65nm多晶硅栅，之后，在175-185°C的热磷酸液中清洗去除SiOgl冲层与Si 3N4保 护层； 7)在1100-1250°C的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外 延层表面生长出3-5nm氧化层作为缓冲隔离层，再在缓冲隔离层上制作一层光刻胶，通过 曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为 5 X IO17CnT3至5 X 10 18CnT3的砷离子，形成深度为30-50nm的轻掺杂源漏掺杂，再清洗掉光刻 胶保留缓冲隔离层； 8)在缓冲隔离层上生长20-25nm厚度的Si3N4保护层，再在其上制作一层光刻胶， 通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口，并对Si 3N4层进行反应 离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度2 X IO19CnT3至I X 10 2tlCnT3的 砷离子注入，形成深度为40-80nm的源漏有源区掺杂； 9)有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的 冗余掺杂抗辐照MOS场效应管的制作。 本专利技术具有如下优点： 本专利技术由于在外延层界面上插有冗余掺杂区，使得沟道与隔离槽界面处的寄生沟 道阈值电压正向移动，抑制辐照环境下该寄生沟道的导通，从而降低寄生沟道对总剂量效 应的敏感程度，增强了器件抗总剂量辐照的能力。同时由于寄生沟道阈值电压向正漂移， 随总剂量累积寄生沟道电流减小，使得器件辐照后关态漏电流整体下降，减小了寄生结构 对器件阈值电压以及亚阈值摆幅的影响，提高了器件的工作可靠性。此外由于本器件在制 作过程中仅比常规65nmMOS场效应晶体管增加了一道掺杂工序，不影响电路面积以及集成 度，故可以在保证高集成度的前提下增强器件抗总剂量辐照的能力。 仿真结果表明，本专利技术本文档来自技高网...
【技术保护点】
一种基于65nm工艺的冗余掺杂抗辐照MOS场效应管，包括P型衬底(1)，和位于衬底上的外延层(2)，外延层(2)的上方四周设有隔离槽(3)、外延层(2)的上方中部设有栅极(6)，栅极(6)两侧边界到隔离槽(3)内边界之间的外延层(2)中设有源漏有源区(4)，栅极(6)两侧边界下方的外延层(2)中设有轻掺杂源漏区(5)，栅极(6)正下方位于两个轻掺杂源漏区(5)之间的区域形成沟道，其特征在于：在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区(7)，以使沟道靠近隔离槽界面处的寄生沟道阈值电压正向漂移，抑制由辐照产生的寄生器件的导通。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘红侠，陈树鹏，张丹，陈煜海，刘永杰，王倩琼，赵东东，王树龙，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
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