一种核外高速缓存装置制造方法及图纸

一种核外高速缓存装置，包括从设备接口单元、控制单元、存储单元、主设备接口单元和同步单元。从设备接口单元接收和响应主机的访问请求；控制单元根据寄存器配置信息处理从设备接口单元传递的请求，访问存储单元或向主设备接口单元发送该请求，并进行缓存行的回填；存储单元缓存控制单元写入的数据及其标志信息；主设备接口单元负责向下一级存储设备发送访问请求，获取所需要的缓存数据；同步单元将主设备接口单元发送的访问请求转换为符合下一级存储设备时钟时序的信号。本发明专利技术提供了一种有效减小非易失性存储器的访问延时、提升处理器访存性能的核外高速缓存装置。

【技术实现步骤摘要】
一种核外高速缓存装置
本专利技术涉及系统芯片(SoC)集成设计领域，尤其涉及一种核外高速缓存装置。
技术介绍
随着集成电路工艺水平的不断提升，片上系统芯片(SoC)的集成规模越来越大，功能也越来越复杂、强大。为满足多样化的应用需求，非易失性存储器，如EEPROM，FLASH等都被集成进SoC芯片内部，且容量也越来越大。片内非易失性存储器通常存储程序和重要数据，对系统的启动和执行有重要影响。特别是NorFlash，处理器可以直接读取其存储的指令数据，执行程序。但由于NorFlash读取速度远低于处理器的时钟频率，这种执行方式会造成处理器乃至整个SoC系统的性能瓶颈，效率很低。因此，有必要对访存速度较慢的非易失性存储器进行加速，减小其访问延时，提高系统的整体性能。对于内部集成有高速指令缓存的处理器来说，NorFlash读取速度的性能瓶颈可以得到一定程度的解决。但处理器核内集成的高速缓存与处理器紧耦合，往往不够灵活，没有针对NorFlash或其他非易失性存储器的访问特点进行设计，也难以进行修改，集成整合难度较大。同时随着集成度的提高，SoC系统芯片的功耗也越来越大，低功耗设计已经成为SoC设计的重要内容。非易失性存储器作为程序和重要数据的存储区域，往往作为存储子系统挂接在总线上，其频率多是可变的。性能要求较高时提高总线时钟频率，缩小访问延时；而在满足一定性能的条件下降低存储器时钟频率，能够有效减小存储器的功耗。
技术实现思路
为了克服已有SoC系统芯片中非易失性存储器的访问延时较大、处理器访存性能受限的不足，本专利技术提供了一种有效减小非易失性存储器的访问延时、提升处理器访存性能的核外高速缓存装置。本专利技术解决其技术问题所采用的技术方案是：一种核外高速缓存装置，包括：从设备接口单元，用于接收处理器或其他主设备的读写访问请求，并将访问请求发送给控制单元；接收控制单元返回的缓存数据或响应信息，发送给处理器或其他主设备；主设备接口单元，用于接收控制单元发送的访问请求，将访问请求发送给下一级存储系统，向控制单元返回获取的数据或响应信息；控制单元，包含可高缓区控制器，写策略控制器和缓存数据类型控制器，用于接收所述从设备接口单元发送的缓存读写访问请求，根据寄存器配置信息，访问存储单元或直接将请求发送给主设备接口单元，再将得到的缓存数据或响应信息返回给从设备接口单元；存储单元，用于接收控制单元的访问请求，存储主设备接口单元获取的数据及其地址标志信息，向控制单元返回命中的缓存数据或者不命中信息；同步单元，用于根据输入的时钟同步信号，将主设备接口单元发送的访问请求转换为符合下一级存储系统的时钟时序的访问请求信号，将下一级存储系统返回的数据或响应信息转换为符合所述高速缓存装置的时钟时序的信号。进一步，所述控制单元的可高缓区控制器，包含N个可高缓区配置寄存器，N为整数，每个可高缓区配置寄存器包含可高缓区基地址高位，可高缓区大小配置位和可高缓区使能位，所述可高缓区控制器将访存地址与可高缓区配置寄存器进行比较，判定该访存地址是否位于可高缓区内，若该访存地址位于可高缓区内，所述核外高速缓存装置缓存该访存地址存储的数据，若访存地址不位于可高缓区内，所述核外高速缓存装置向处理器返回访问数据后，不对该数据进行缓存。再进一步，所述控制单元的写策略控制器，包含写策略控制寄存器，可配置写策略为写直通、写回或写访问不可缓存，写直通策略同步更新所述存储单元的相应内容和下一级存储设备，写回策略只更新所述存储单元缓存的相应内容，在已更改的缓存内容被替换时才更新下一级存储设备，写访问不可缓存策略将写操作直接提交给下一级存储设备，不对所述存储单元进行更新。再进一步，所述控制单元的缓存数据类型控制器，包含缓存数据类型寄存器，控制可缓存数据的类型，所述缓存数据类型寄存器包含指令数据可缓存位和普通数据可缓存位，指令数据可缓存位指示指令数据是否可被缓存，普通数据可缓存位指示普通数据是否可被缓存。所述存储单元包含P路组相联结构，深度为Q、存储宽度为W的存储器组成的存储阵列，P，Q，W均为整数。所述同步单元支持该装置与下一级存储设备时钟频率比为F:1的信号同步，F为整数，所需要的时钟同步信号是由外部产生的。本专利技术的有益效果主要表现在：1、有效减小非易失性存储器的访问延时、提升处理器访存性能；2、支持可变频率，灵活性较高。附图说明图1为本专利技术核外高速缓存装置一实施例的方块示意图。图2为本专利技术一实施例的控制单元示意图。图3为本专利技术一实施例的控制单元可高缓区控制器示意图。图4为本专利技术一实施例的同步单元示意图。图5为本专利技术一实施例的同步单元时钟频率比4:1的时序图。图6为本专利技术一实施例的同步单元时钟频率比2:1的时序图。具体实施方式下面结合附图对本专利技术作进一步描述。参照图1～图6，一种核外高速缓存装置，用于SoC系统芯片中，包括：从设备接口单元，接收处理器或其他主设备的读写访问请求，并将访问请求发送给控制单元；接收控制单元返回的缓存数据或响应信息，发送给处理器或其他主设备。控制单元，包含可高缓区控制器，写策略控制器和缓存数据类型控制器，接收所述从设备接口单元发送的缓存读写访问请求，根据寄存器配置信息，访问存储单元或直接将请求发送给主设备接口单元，再将得到的缓存数据或响应信息返回给从设备接口单元。存储单元，包含若干存储阵列，接收控制单元的访问请求，存储主设备接口单元获取的数据及其地址标志信息，向控制单元返回命中的缓存数据或者不命中信息。主设备接口单元，接收控制单元发送的访问请求，将访问请求发送给下一级存储系统，向控制单元返回获取的数据或响应信息。同步单元，根据输入的时钟同步信号，将主设备单元发送的访问请求转换为符合下一级存储系统的时钟时序的访问请求信号，将下一级存储系统返回的数据或响应信息转换为符合所述高速缓存装置的时钟时序的信号。进一步，所述控制单元的可高缓区控制器，包含N个可高缓区配置寄存器，N为整数，每个可高缓区配置寄存器包含可高缓区基地址高位，可高缓区大小配置位和可高缓区使能位，所述可高缓区控制器将访存地址与可高缓区配置寄存器进行比较，判定该访存地址是否位于可高缓区内，若该访存地址位于可高缓区内，所述核外高速缓存装置缓存该访存地址存储的数据，若访存地址不位于可高缓区内，所述核外高速缓存装置向处理器返回访问数据后，不对该数据进行缓存。再进一步，所述控制单元的写策略控制器，包含写策略控制寄存器，可配置写策略为写直通、写回或写访问不可缓存，写直通策略同步更新所述存储单元的相应内容和下一级存储设备，写回策略只更新所述存储单元缓存的相应内容，在已更改的缓存内容被替换时才更新下一级存储设备，写访问不可缓存策略将写操作直接提交给下一级存储设备，不对所述存储单元进行更新。再进一步，所述控制单元的缓存数据类型控制器，包含缓存数据类型寄存器，控制可缓存数据的类型，所述缓存数据类型寄存器包含指令数据可缓存位和普通数据可缓存位，指令数据可缓存位指示指令数据是否可被缓存，普通数据可缓存位指示普通数据是否可被缓存。所述存储单元包含P路组相联结构，深度为Q、存储宽度为W的存储器组成的存储阵列，P，Q，W均为整数。所述同步单元支持该装置与下一级存储设备时钟频率比为F:1的信号同步，F为整数，所需要的时钟本文档来自技高网...

【技术保护点】
一种核外高速缓存装置，包括：从设备接口单元，用于接收处理器或其他主设备的读写访问请求，并将访问请求发送给控制单元；接收控制单元返回的缓存数据或响应信息，发送给处理器或其他主设备；主设备接口单元，用于接收控制单元发送的访问请求，将访问请求发送给下一级存储系统，向控制单元返回获取的数据或响应信息；其特征在于：所述核外高速缓存装置还包括：控制单元，包含可高缓区控制器，写策略控制器和缓存数据类型控制器，用于接收所述从设备接口单元发送的缓存读写访问请求，根据寄存器配置信息，访问存储单元或直接将请求发送给主设备接口单元，再将得到的缓存数据或响应信息返回给从设备接口单元；存储单元，用于接收控制单元的访问请求，存储主设备接口单元获取的数据及其地址标志信息，向控制单元返回命中的缓存数据或者不命中信息；同步单元，用于根据输入的时钟同步信号，将主设备接口单元发送的访问请求转换为符合下一级存储系统的时钟时序的访问请求信号，将下一级存储系统返回的数据或响应信息转换为符合所述高速缓存装置的时钟时序的信号。

【技术特征摘要】
1.一种核外高速缓存装置，包括：从设备接口单元，用于接收处理器或其他主设备的读写访问请求，并将访问请求发送给控制单元；接收控制单元返回的缓存数据或响应信息，发送给处理器或其他主设备；主设备接口单元，用于接收控制单元发送的访问请求，将访问请求发送给下一级存储系统，向控制单元返回获取的数据或响应信息；其特征在于：所述核外高速缓存装置还包括：控制单元，包含可高缓区控制器，写策略控制器和缓存数据类型控制器，用于接收所述从设备接口单元发送的缓存读写访问请求，根据寄存器配置信息，访问存储单元或直接将请求发送给主设备接口单元，再将得到的缓存数据或响应信息返回给从设备接口单元；存储单元，用于接收控制单元的访问请求，存储主设备接口单元获取的数据及其地址标志信息，向控制单元返回命中的缓存数据或者不命中信息；同步单元，用于根据输入的时钟同步信号，将主设备接口单元发送的访问请求转换为符合下一级存储系统的时钟时序的访问请求信号，将下一级存储系统返回的数据或响应信息转换为符合所述高速缓存装置的时钟时序的信号；主设备接口单元处理符合AHB总线协议的请求，同步单元由同步控制器，采样模块，多路选择器和输出寄存器组成，接收到主设备接口单元发送的有效访存请求后，其内的同步控制器状态机启动，控制请求信号向下一级存储设备时钟域时序转换；该状态机具有IDLE、DRIVE、WAIT和ERROR四个状态，只有在输入的时钟同步信号有效时状态转换才会发生；采样模块在时钟同步信号有效时采样下一级存储设备返回的数据和应答信息；IDLE：无有效访存请求时，状态机默认处于IDLE态；接收到有效请求，并且时钟同步信号有效，下一级存储设备正常的情况下，采样模块输出的hready_H为高，hresp_H为0，状态机进入DRIVE态，控制多路选择器选择当前访存请求信号，将该请求发送到下一级存储设备；DRIVE：维持输出寄存器发送到下一级存储设备的有效请求信号，以保证满足其时序要求，如果下一级存储设备正常，状态机进入WAIT态，否则返回IDLE态；WAIT：等待下...

【专利技术属性】
技术研发人员：尚云海，林志涛，余子健，
申请(专利权)人：杭州中天微系统有限公司，
类型：发明
国别省市：浙江;33