双重图形化电学测试结构及监控方法技术

本发明专利技术提供了一种双重图形化电学测试结构及监控方法，其包括：上金属层，下金属层，以及连接于所述上、下金属层的通孔结构；通孔结构位于上金属层和下金属层的重叠区域。上金属层和/或下金属层具有双重图形化拆分图形层，双重图形化拆分图形层具有拼接重叠区；拼接重叠区位于上金属层和下金属层的重叠区域中，且与通孔结构的顶部和/或底部相连接。对该组电学测试结构进行电学测试，可以得到对应通孔结构的电阻值，从而可以确定拼接重叠量的合理范围，该拼接重叠量的合理范围可以指导在双重图形化拆分过程中的拆分情况，使其建立更为合理的拆分规则，从而监控金属层双重图形化拆分过程中形成的拼接区对与之相连的通孔电阻的影响。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体涉及一种双重图形化电学测试结构及对双重图形化拼接区域的通孔电阻的监控方法。
技术介绍
当摩尔定律继续向前延伸的脚步不可逆转的时候，双重图形化技术无疑成为了业界的最佳选择，双重图形化技术只需要对现有的光刻基础设施进行很小的改动可以有效地填补32纳米甚至更小节点的光刻技术空白。双重图形化技术的原理是将一套高密度的电路图形分解成两套分立的、密度低一些的图形，然后将它们制备到晶圆上。在32纳米甚至更小节距的光刻技术工艺中，由于光学临近效应的存在，出现了线端变圆(line end rounding)，线端变短(line end shorting)，转角变圆(corner rounding)，关键尺寸偏差(critical dimension offset)，线间桥接(line bridge)等图案失真现象。双重图形化拆分的时候，会产生一些拼接区域。因为上述这些失真现象的存在，双重图形化拼接区域在实际硅片上的形貌与设计的图案存在一定差异。同时这些拼接区域经历两次光刻(光刻-光刻-刻蚀工艺：LLE)甚至两次硬掩膜层刻蚀(光刻-刻蚀-光刻-刻蚀：LELE)，对电学测试结果也存在一定影响。请参阅图1a和1b，图1a和图1b示出了双重图形化拆分后拼接区受光学临近效应影响而产生的图形失真现象；图1a示出了双重图形化拆分后拼接区的重叠量为零的示意图，由于光学邻近效应引起的线端变圆和线端变短的失真现象，当设计图形101拼接重叠量为零时，则经过双重图形工艺以后，在硅片上的形成的图形102呈现为断路；图1b示出了双重图形化拆分后拼接区的重叠量大于零的示意图，同样由于失真现象，此设计图形201最终在硅片上的形成的图形202的实际拼接重叠区的面积要小于设计图形。因此，如何能够避免双重图形化拆分后对拼接区所连接的通孔电阻的影响是不容忽视的。
技术实现思路
为了克服以上问题，本专利技术提出了一种双重图形化电学测试结构和对双重图形化拼接区域的通孔电阻的监控方法，从而能够确定拼接重叠量的合理范围。为了达到上述目的，本专利技术提供了一种双重图形化电学测试结构，其包括：上金属层，下金属层，以及连接于所述上、下金属层的通孔结构；所述通孔结构位于所述上金属层和所述下金属层的重叠区域；其中，所述上金属层和/或下金属层具有双重图形化拆分图形层，所述双重图形化拆分图形层具有拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属层的所述重叠区域中，且与所述通孔结构的顶部和/或底部相连接。优选地，所述双重图形化拆分图形层的拼接重叠区的重叠量大于或等于零。优选地，所述拼接重叠区将所述通孔结构的顶部/或底部覆盖。优选地，所述拼接重叠区与所述通孔结构的顶部和/或底部的图形相同。优选地，所述上金属层和/或所述下金属层为长条状。本专利技术还提供了一种双重图形化拼接区的通孔电阻的监控方法，其特征在于，采用上述的电学测试结构；所述监控方法包括以下步骤：步骤01：设置一组不同重叠量，并据此对所述上金属层和/或所述下金属层的图形进行双重图形化拆分，得到一组具有双重图形化拆分图形层的电学测试结构；其中，该组电学测试结构中的双重图形化拆分图形层含有不同重叠量的拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属层的所述重叠区域中，并且与所述通孔结构的顶部和/或底部相连接；步骤02：对该组电学测试结构进行电学测试，得到所对应的所述电学测试结构中通孔结构的电阻值；步骤03：对未经双重图形化拆分的所述电学测试结构进行电学测试，得到所对应的通孔结构的电阻值；步骤04：根据所述步骤02中的电阻值和所述步骤03中的电阻值，确定所述拼接重叠区的重叠量的目标范围。优选地，所述步骤01中的所述拼接重叠区的重叠量大于或等于零。优选地，所述拼接重叠区将所述通孔结构的顶部/或底部覆盖。优选地，所述拼接重叠区与所述通孔结构的顶部和/或底部的形状相同。优选地，所述步骤02中或所述步骤03中采用四端测试法进行所述电学测试。本专利技术的双重图形化电学测试结构及对双重图形化拼接重叠区的通孔电阻的监控方法，通过设置上、下金属层以及连接上下金属层的通孔结构，将上金属层和/或下金属层进行双重图形化拆分，得到一组含有不同拼接重叠量的双重图形化拆分图形层的电学测试结构，对该组电学测试结构进行电学测试，可以得到对应通孔结构的电阻值，从而可以确定拼接重叠量的合理范围，例如根据工艺要求和电学测试规格，来确定拼接重叠量的合理范围，该拼接重叠量的合理范围可以指导在双重图形化拆分过程中的拆分情况，使其建立更为合理的拆分规则，从而监控金属层双重图形化拆分过程中形成的拼接区对与之相连的通孔电阻的影响。附图说明图1a示出了双重图形化拆分后拼接重叠区的重叠量为零的示意图图1b示出了双重图形化拆分后拼接重叠区的重叠量大于零的示意图图2示出了本专利技术的一个较佳实施例的电学测试结构各个部分示意图图3示出了本专利技术的一个较佳实施例的未经双重图形化拆分的电学测试结构的示意图图4示出了本专利技术的一个较佳实施例的未经双重图形化拆分的电学测试结构的示意图图5a-5d示出了本专利技术的一个较佳实施例的具有不同重叠量的拼接重叠区的双重图形化拆分图形层的示意图图6示出了双重图形化拼接区的通孔电阻的监控方法的流程示意图具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。本专利技术利用了双重图形化拼接区域的不同的拼接重叠量对通孔电阻具有不同影响的原理，设计了双重图形化电学测试结构及对双重图形化拼接重叠区的通孔电阻的监控方法。本专利技术的一种双重图形化电学测试结构，其包括：上金属层，下金属层，以及连接于所述上、下金属层的通孔结构；通孔结构位于上金属层和下金属层的重叠区域。上金属层和/或下金属层具有双重图形化拆分图形层，双重图形化拆分图形层具有拼接重叠区；拼接重叠区位于上金属层和下金属层的重叠区域中，且与通孔结构的顶部和/或底部相连接。以下将结合附图2-图5d和一具体实施例对双重图形化电学测试结构作进一步详细说明。其中，图2示出了本专利技术的一个较佳实施例的电学测试结构各个部分；图3示出了本专利技术的一个较佳实施例的未经双重图形化拆分的电学测试结构的示意图；图4示出了本专利技术的一个较佳实施本文档来自技高网...

【技术保护点】
一种双重图形化电学测试结构，其特征在于，包括：上金属层，下金属层，以及连接于所述上、下金属层的通孔结构；所述通孔结构位于所述上金属层和所述下金属层的重叠区域；其中，所述上金属层和/或下金属层具有双重图形化拆分图形层，所述双重图形化拆分图形层具有拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属层的重叠区域中，且与所述通孔结构的顶部和/或底部相连接。

【技术特征摘要】
1.一种双重图形化电学测试结构，其特征在于，包括：上金属层，下金属
层，以及连接于所述上、下金属层的通孔结构；所述通孔结构位于所述上金属
层和所述下金属层的重叠区域；其中，
所述上金属层和/或下金属层具有双重图形化拆分图形层，所述双重图形化
拆分图形层具有拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属
层的重叠区域中，且与所述通孔结构的顶部和/或底部相连接。
2.根据权利要求1所述的双重图形化电学测试结构，其特征在于，所述双
重图形化拆分图形层的拼接重叠区的重叠量大于或等于零。
3.根据权利要求2所述的双重图形化电学测试结构，其特征在于，所述拼
接重叠区将所述通孔结构的顶部/或底部覆盖。
4.根据权利要求3所述的双重图形化电学测试结构，其特征在于，所述拼
接重叠区与所述通孔结构的顶部和/或底部的形状相同。
5.根据权利要求1所述的双重图形化电学测试结构，其特征在于，所述上
金属层和/或所述下金属层为长条状。
6.一种双重图形化拼接区的通孔电阻的监控方法，其特征在于，采用权利
要求1所述的电学测试结构；所述监控方法包括以下步骤：
步骤01：设置一组不同重叠量，并据此对所述上金属层和/或所...

【专利技术属性】
技术研发人员：卢意飞，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：上海;31