使用可控栅极感应漏极泄漏电流对三维非易失性存储器的擦除操作制造技术

一种用于3D堆叠式存储设备的擦除操作，向存储单元的集合施加包括中间电平(Vgidl)和峰值电平(Verase)的擦除脉冲，并且在擦除操作的擦除迭代期间增加Vgidl。可以在单元的指定部分达到擦除验证电平时增加Vgidl。在这种情况下，大多数单元可以达到擦除验证电平，使得剩余的单元可以受益于较高的栅极感应漏极泄漏(GIDL)电流以达到擦除验证电平。可以在增加Vgidl之前以及可选地在增加Vgidl之后增加Verase，但是在增加Vgidl时保持Verase固定。可以增加Vgidl直至达到最大容许电平Vgidl_max。可以分别经由位线或源极线向NAND串的漏极侧和/或源极侧施加Vgidl。

【技术实现步骤摘要】
【国外来华专利技术】使用可控栅极感应漏极泄漏电流对三维非易失性存储器的 擦除操作
本专利技术涉及用于擦除3D非易失性存储设备中的存储单元的技术。
技术介绍
近来，已经提出了使用有时被称为位成本可扩展（BiCS)架构的3D堆叠式存储结 构的超高密度存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的 阵列形成。所述层中钻有存储空穴以同时限定很多存储层。然后通过使用适当的材料填 充存储空穴来形成NAND串。直的NAND串在一个存储空穴中延伸，而管状或U形NAND串 (P-BiCS)包括一对存储单元的坚直列，所述坚直列在两个存储空穴中延伸并且通过底部背 栅而被接合。存储单元的控制栅极由导电层提供。 【附图说明】 在不同的附图中，具有相似附图标记的元件指代公共部件。 图IA是3D堆叠式非易失性存储设备的立体图。 图IB是图IA的3D堆叠式非易失性存储设备100的功能框图。 图2A描绘块200的U形NAND实施方式的顶视图，作为图IA中的BLKO的示例实 现，其示出了示例S⑶线子集S⑶L-SBO和S⑶L-SBl。 图2B描绘图2A的块200,其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位 线子集 BL-SBO 和 BL-SBl。 图2C描绘图2A的块200的部分210沿线220的横截面图。 图2D描绘图2C的列CO的区域236的特写图，其示出了漏极侧选择栅极S⑶0和 存储单元MC303。 图2E描绘图2D的列CO的横截面图。 图3A描绘与图2A的块的部分210 -致的、电路300的一种实施方式，其示出了 U 形NAND串的漏极侧之间的电气连接。 图3B描绘与图3A中的电路一致的、U形NAND串的源极侧之间的连接的一种实施 方式。 图3C描绘与图3A和图3B -致的、图2A的S⑶线子集S⑶L-SBO的示例。 图3D描绘与图3A和图3B -致的、图2B的位线子集BL-SBO的示例。 图3E描绘与图3A和图3B -致的、图2B的用于U形NAND串的漏极侧的字线子集 WL3D-SB的示例。 图3F描绘与图3A和图3B-致的、图2B的用于U形NAND串的源极侧的字线子集 WL3S-SB的示例。 图3G描绘与图3A和图3B的U形NAND串的电路一致的、存储单元的示例布置。 图4A描绘图IA的块BLKO的直的NAND串实施方式480的顶视图，其示出了示例 S⑶线子集S⑶L-SBOA和S⑶L-SBlA以及示例位线子集。 图4B描绘图4A的块BLK0,其示出了示例WL线子集WL3-SB以及示例位线子集 BL-SBOA 和 BL-SBIA。 图4C描绘图4A的块480的部分488沿线486的横截面图。 图4D描绘与图4A的直的NAND串的电路一致的、存储单元的示例布置。 图5描绘在存在一种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。 图6描绘在存在两种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。 图7描绘在存在三种类型的单元的子集时使用单元的选择性抑制的示例擦除过 程的流程图。 图8描绘擦除操作，其中在擦除操作的不同擦除迭代期间调节大量不同类型的存 储单元的子集。 图9A描绘示例擦除过程的流程图，其中在一个或更多个连续的擦除验证迭代的 擦除部分期间增加 Vgidl。 图9B描绘一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态的 阈值电压分布。 图9C描绘另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分布。 图IOA至图101描绘擦除操作的擦除验证迭代的擦除部分期间的示例电压。 图IOA描绘对于单侧擦除或双侧擦除的位线的示例电压。 图IOB描绘对于单侧擦除或双侧擦除的SGD晶体管的示例电压。 图IOC描绘对于单侧擦除的SGS晶体管的示例电压。 图IOD描绘对于单侧擦除的SL的示例电压。 图IOE描绘对于单侧擦除或双侧擦除的WL的示例电压。 图IOF描绘对于单侧擦除或双侧擦除的柱状电压，其示出了在增加 Vgidl时的选 项（虚线）。 图IOG描绘对于单侧擦除或双侧擦除的、被擦除的存储单元的阈值电压（Vth)。 图IOH描绘对于双侧擦除的SL的示例电压。 图101描绘对于双侧擦除的SGS晶体管的示例电压。 图IlA至图IlC描绘擦除操作的擦除验证迭代的验证部分期间的电压。 图IlA描绘位线电压1100。 图IlB描绘SGS晶体管和S⑶晶体管电压1102。 图IlC描绘未选中的字线电压1104和选中的字线电压1106。 图12描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 擦除操作在此结束的点Verase_max。 图13描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至满足 验证条件，然后Vgidl增加直至达到Vgidl_max，然后Verase再次增加直至达到擦除操作在 此结束的点Verase_max。 图14描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase增加直至达到 Verase_max，然后 Vgidl 增加直至达到 Vgidl_max。 【具体实施方式】 可以将3D堆叠式非易失性存储设备布置成多个块，其中通常一次对一个块执行 擦除操作。擦除操作可以包括多个擦除验证迭代，多个擦除验证迭代被执行直至对于所述 块而言验证条件满足，在该点处擦除操作结束。在一种方法中，存储设备包括NAND串，该 NAND串在一端具有漏极侧选择栅极（SGD)晶体管以及在另一端具有源极侧选择栅极（SGS) 晶体管。选择栅极晶体管在擦除操作中起重要作用，这是因为它们用于生成用以在合理的 时间帧内对NAND串的浮体进行充电的足够量的栅极感应漏极泄漏（GIDL)电流。GIDL与选 择栅极晶体管的漏极栅极电压（Vdg)成比例地增加。在擦除期间遇到各种挑战。例如，应 当使在被擦除的单元下的过量的空穴最少化，以避免由程序擦除（P/E)循环应力引起的俘 获状态。这一应力是由横向电场引起的。为了使由P/E循环应力引起的劣化最小化，可以 通过使用擦除验证电平（Vv-erase)对存储单元进行擦除（降低它们的Vth)并且然后使用 软件程序验证电平（Vv-sgpm)对存储单元进行软件编程（增加它们的Vth)来降低在被擦 除的单元下存在的过量的空穴。还可以参见图9B和图9C。期望在软件编程期间用电子代 替过量的空穴。 然而，通常使用相对较强的擦除电压（例如在幅度和持续时间方面）来完成对被 编程为最高数据状态的单元和/或慢速擦除单元的擦除。通常，可以使用四种、八种或十六 种数据状态。擦除处于最高数据状态的单元需要的相对较强的擦除电压会导致由于处于较 低数据状态的单元的过擦除产生的深度擦除现象，并且这一过擦除未必能通过随后的软件 编程完全被修复。此外，可能需要升高Vv-spgm以使得软件编程能够补偿深度擦除状态下 的过量空穴。然而，增加 Vv-spgm会将Vth预算降低至低于在BiCS技术中实现多电平单元 (MLC)所需要的可接收电平。 本文档来自技高网...

【技术保护点】
一种用于执行3D堆叠式非易失性存储设备中的擦除操作的方法，包括：对于至少一个NAND串(NS0至NS8)中的存储单元的集合(126)执行所述擦除操作的多个擦除迭代中的每个擦除迭代(1201至1205、1301至1308、1401至1408)，所述至少一个NAND串包括选择栅极漏极(SGD)晶体管(SGD0至SGD7)以及与位线(BL0、BL1)通信的漏极侧端(DSE0至DSE7)，所述SGD晶体管包括与所述漏极侧端通信的漏极，并且所述SGD晶体管包括控制栅极，所述执行每个擦除迭代包括：将所述位线的电压从起始电平(Vss)升高至中间电平(Vgidl)；将所述位线的电压从所述中间电平(Vgidl)升高至峰值电平(Verase)；在所述位线的电压处于所述起始电平和所述中间电平时，控制所述SGD晶体管的所述控制栅极以提供所述SGD晶体管的、用以在所述至少一个NAND串中生成栅极感应漏极泄漏(GIDL)电流的足够高的栅极漏极电压；以及在所述多个擦除迭代中的至少一个擦除迭代期间增加所述中间电平。

【技术特征摘要】
【国外来华专利技术】2012.04.18 US 13/450,3131. 一种用于执行3D堆叠式非易失性存储设备中的擦除操作的方法，包括： 对于至少一个NAND串（NSO至NS8)中的存储单元的集合（126)执行所述擦除操作的 多个擦除迭代中的每个擦除迭代（1201至1205、1301至1308、1401至1408)，所述至少一 个NAND串包括选择栅极漏极（S⑶）晶体管（S⑶0至S⑶7)以及与位线（BLO、BL1)通信的 漏极侧端（DSE0至DSE7)，所述S⑶晶体管包括与所述漏极侧端通信的漏极，并且所述SOT 晶体管包括控制栅极，所述执行每个擦除迭代包括： 将所述位线的电压从起始电平（Vss)升高至中间电平（Vgidl); 将所述位线的电压从所述中间电平（Vgidl)升高至峰值电平（Verase); 在所述位线的电压处于所述起始电平和所述中间电平时，控制所述SGD晶体管的所述 控制栅极以提供所述SGD晶体管的、用以在所述至少一个NAND串中生成栅极感应漏极泄漏 (GIDL)电流的足够高的栅极漏极电压；以及 在所述多个擦除迭代中的至少一个擦除迭代期间增加所述中间电平。2. 根据权利要求1所述的方法，其中： 在所述多个擦除迭代中的连续的擦除迭代期间增加所述中间电平，直至所述中间电平 达到相应的最大容许电平（Vgidl_max)或直至所述擦除操作结束，以先发生者为准。3. 根据权利要求2所述的方法，还包括： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，在所述多个擦 除迭代中的至少一个擦除迭代期间增加所述峰值电平；以及 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代期间停止增加所述 峰值电平。4. 根据权利要求3所述的方法，还包括： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之后，在所述多个擦 除迭代中的随后的擦除迭代期间停止增加所述中间电平并且重新开始增加所述峰值电平。5. 根据权利要求4所述的方法，其中： 在所述重新开始增加所述峰值电平之后继续增加所述峰值电平，直至所述峰值电平达 到相应的最大容许电平（Verasejnax)或直至所述擦除操作结束，以先发生者为准。6. 根据权利要求1所述的方法，其中： 在所述多个擦除迭代中所述中间电平被增加的至少一个擦除迭代之前，在所述多个擦 除迭代中的至少一个擦除迭代期间不增加所述中间电平。7. 根据权利要求1所述的方法，还包括： 对于所述存储单元的集合执行验证测试；以及 确定未通过所述验证测试的所述存储单元的数目，如果未通过所述验证测试的所述存 储单元的数目在一个最大容许数目（N2)以下，则发生所述在所述多个擦除迭代中的至少 一个擦除迭代期间增加所述中间电平；以及 如果未通过所述验证测试的所述存储单元的数目在另一最大容许数目（N1)以下，则 结束对于所述存储单元的集合的所述擦除操作，其中，所述另一最大容许数目（N1)小于所 述一个最大容许数目（N2)。8. 根据权利要求1所述的方法，还包括： 在所述多个擦除迭代中的连续的擦除迭代期间增加所述峰值电平，直至所述峰值电平 达到相应的最大容许电平（Verasejnax)，所述在所述多个擦除迭代中的至少一个擦除迭代 期间增加所述中间电平响应于所述峰值电平达到所述相应的最大容许电平而发生。9. 根据权利要求1所述的方法，还包括： 在所述位线的电压处于所述中间电平和所述峰值电平时，通过控制所述SGD晶体管的 所...

【专利技术属性】
技术研发人员：西颖·科斯塔，李海波，东谷政昭，曼·L·木伊，
申请(专利权)人：桑迪士克技术有限公司，
类型：发明
国别省市：美国;US