一种高抗扰性的自举驱动电路制造技术

本实用新型专利技术公开了一种高抗扰性的自举驱动电路，包括晶体管驱动芯片U1、第一晶体三极管Q1和第二晶体三极管Q2，所述U1的输出端H0通过驱动电阻R1和Q1的基极相连，所述U1的输出端L0通过驱动电阻R3和Q2的基极相连，所述Q1的集电极通过电感LD1和电压信号Vbus相连，发射极通过电感LS1、电感LD2和Q2的集电极相连，所述Q2的发射极通过电感LS2接地，其中，所述晶体管驱动芯片U1的箝位电压输出端Vs通过分压电阻R2连接在电感LS1和电感LD2之间，所述U1的接地端COM和Vs端之间设有二极管D1，并通过限流电阻R4接地。本实用新型专利技术能够很好地解决Vs端负压造成芯片损坏及驱动器故障。

【技术实现步骤摘要】

本技术涉及一种驱动电路，尤其涉及一种高抗扰性的自举驱动电路。
技术介绍
目前，在伺服的应用上为了节省成本，IGBT/MOSFET通常采用自举驱动方式，如图1所示。由于电感LD1，LD2，LS1和LS2上存在分布参数，在Q1关断的瞬间，在Vs上会瞬间产生负压，负压大小跟负载电流和分布参数有关系。现有驱动芯片厂商生产的芯片对这个Vs一般只有-4V左右，IGBT/MOSFET浮动驱动产生的负压很容易导致驱动芯片坏掉。
技术实现思路
本技术所要解决的技术问题是提供一种高抗扰性的自举驱动电路，能够很好地解决Vs端的负压造成芯片损坏及驱动器故障，保证可靠驱动，大大提高产品可靠性。本技术为解决上述技术问题而采用的技术方案是提供一种高抗扰性的自举驱动电路，包括晶体管驱动芯片U1、第一晶体三极管Q1和第二晶体三极管Q2，所述晶体管驱动芯片U1的高电压输出端HO通过驱动电阻R1和第一晶体三极管Q1的基极相连，所述晶体管驱动芯片U1的低电压输出端LO通过驱动电阻R3和第二晶体三极管Q2的基极相连，所述第一晶体三极管Q1的集电极通过电感LD1和电压信号Vbus相连，发射极通过电感LS1、电感LD2和第二晶体三极管Q2的集电极相连，所述第二晶体三极管Q2的发射极通过电感LS2接地，其中，所述晶体管驱动芯片U1的箝位电压输出端Vs通过分压电阻R2连接在电感LS1和电感LD2之间，所述晶体管驱动芯片U1的接地端COM和箝位电压输出端Vs之间设有快恢复或肖特基二极管D1，所述晶体管驱动芯片U1的接地端COM通过限流电阻R4接地。上述的高抗扰性的自举驱动电路，其中，所述晶体管驱动芯片U1为IGBT或MOSFET驱动芯片。上述的高抗扰性的自举驱动电路，其中，所述驱动电阻R1和驱动电阻R3的阻值为10欧姆。上述的高抗扰性的自举驱动电路，其中，所述分压电阻R2的阻值范围为1～5欧姆，所述限流电阻R4的阻值为1欧姆。本技术对比现有技术有如下的有益效果：本技术提供的高抗扰性的自举驱动电路，通过增加限流R4和分压电阻R2，并设置快恢复或肖特基二极管D1对Vs进行限压，保证Vs对Com产生的负电位在一个二极管的管压降之内，从而能够很好地解决Vs端的负压造成芯片损坏及驱动器故障，保证可靠驱动，大大提高产品可靠性。附图说明图1为现有的晶体管驱动芯片的自举驱动电路结构示意图；图2为本技术高抗扰性的自举驱动电路结构示意图。具体实施方式下面结合附图和实施例对本技术作进一步的描述。图2为本技术高抗扰性的自举驱动电路结构示意图。请参见图2，本技术提供的高抗扰性的自举驱动电路包括晶体管驱动芯片U1、第一晶体三极管Q1和第二晶体三极管Q2，所述晶体管驱动芯片U1的高电压输出端HO通过驱动电阻R1和第一晶体三极管Q1的基极相连，所述晶体管驱动芯片U1的低电压输出端LO通过驱动电阻R3和第二晶体三极管Q2的基极相连，所述第一晶体三极管Q1的集电极通过电感LD1和电压信号Vbus相连，发射极通过电感LS1、电感LD2和第二晶体三极管Q2的集电极相连，所述第二晶体三极管Q2的发射极通过电感LS2接地，其中，所述晶体管驱动芯片U1的箝位电压输出端Vs通过分压电阻R2连接在电感LS1和电感LD2之间，所述晶体管驱动芯片U1的接地端COM和箝位电压输出端Vs之间设有快恢复或肖特基二极管D1，所述晶体管驱动芯片U1的接地端COM通过限流电阻R4接地。本技术提供的高抗扰性的自举驱动电路，其中，所述第一晶体三极管Q1和第二晶体三极管Q2可选用IPP60R125C6；所述晶体管驱动芯片U1为IGBT或MOSFET驱动芯片，如IR2110。所述驱动电阻R1和驱动电阻R3的阻值一般为10欧姆。所述分压电阻R2的阻值范围为1～5欧姆，优选为3欧姆，所述限流电阻R4的阻值为1欧姆。综上所述，本技术提供的高抗扰性的自举驱动电路，通过增加限流R4和分压电阻R2，并设置快恢复或肖特基二极管D1对Vs进行限压，保证Vs对Com产生的负电位在一个二极管的管压降之内(一般在0.7V以内)，从而能够很好地解决Vs端的负压造成芯片损坏及驱动器故障，保证可靠驱动，大大提高产品可靠性。虽然本技术已以较佳实施例揭示如上，然其并非用以限定本技术，任何本领域技术人员，在不脱离本技术的精神和范围内，当可作些许的修改和完善，因此本技术的保护范围当以权利要求书所界定的为准。本文档来自技高网...

【技术保护点】
一种高抗扰性的自举驱动电路，包括晶体管驱动芯片U1、第一晶体三极管Q1和第二晶体三极管Q2，所述晶体管驱动芯片U1的高电压输出端HO通过驱动电阻R1和第一晶体三极管Q1的基极相连，所述晶体管驱动芯片U1的低电压输出端LO通过驱动电阻R3和第二晶体三极管Q2的基极相连，所述第一晶体三极管Q1的集电极通过电感LD1和电压信号Vbus相连，发射极通过电感LS1、电感LD2和第二晶体三极管Q2的集电极相连，所述第二晶体三极管Q2的发射极通过电感LS2接地，其特征在于，所述晶体管驱动芯片U1的箝位电压输出端Vs通过分压电阻R2连接在电感LS1和电感LD2之间，所述晶体管驱动芯片U1的接地端COM和箝位电压输出端Vs之间设有快恢复或肖特基二极管D1，所述晶体管驱动芯片U1的接地端COM通过限流电阻R4接地。

【技术特征摘要】
1.一种高抗扰性的自举驱动电路，包括晶体管驱动芯片U1、第一晶体三极管
Q1和第二晶体三极管Q2，所述晶体管驱动芯片U1的高电压输出端HO通过驱动电阻
R1和第一晶体三极管Q1的基极相连，所述晶体管驱动芯片U1的低电压输出端LO
通过驱动电阻R3和第二晶体三极管Q2的基极相连，所述第一晶体三极管Q1的集电
极通过电感LD1和电压信号Vbus相连，发射极通过电感LS1、电感LD2和第二晶体
三极管Q2的集电极相连，所述第二晶体三极管Q2的发射极通过电感LS2接地，其
特征在于，所述晶体管驱动芯片U1的箝位电压输出端Vs通过分压电阻R2连接在电
感...

【专利技术属性】
技术研发人员：邹勇，谢伟，
申请(专利权)人：上海坤地机电科技有限公司，
类型：新型
国别省市：上海;31