半导体装置制造方法及图纸

一种半导体装置，具备：第1导电型的漂移层(13)；第2导电型的基极层(14)，形成在漂移层的表层部；第2导电型的集电极层(11)，形成在与漂移层中的基极层隔开间隔的位置；多个栅极绝缘膜(16)，形成在基极层的表面；多个栅极电极(17a，17b)，分别形成在栅极绝缘膜上；发射极层(20)，形成在基极层的表层部；发射极电极(23)，与发射极层及基极层电连接；以及集电极电极(24)，与集电极层电连接。多个栅极电极中，一部分的栅极电极(17a)的栅极电压的变化速度比剩余部分的栅极电极(17b)的栅极电压的变化速度慢。发射极层仅与栅极绝缘膜中的配置上述一部分的栅极电极的栅极绝缘膜相接。

【技术实现步骤摘要】
【国外来华专利技术】关联申请的相互参照本公开基于2012年5月30日申请的日本申请第2012－122822号，这里引用其记载内容。
本专利技术涉及具有绝缘栅型双极型晶体管(以下简称为IGBT)元件的半导体装置。
技术介绍
以往，作为功率变换用半导体装置之一，已知在产业用电动机等电子设备中使用的具有IGBT元件的半导体装置，在这样的半导体装置中降低关断(turn off)时的浪涌电压的方案已被提出(例如，参照专利文献1)。例如，沟槽栅型的IGBT元件在P+型的集电极层上形成有N－型的漂移层，在漂移层的表层部形成有P型的基极层。并且，在基极层的表层部形成有N+型的发射极层。此外，多个将基极层和发射极层贯通而到达漂移层的沟槽以条状延伸设置。此外，在各沟槽的壁面依次形成栅极绝缘膜和栅极电极，由这些沟槽、栅极绝缘膜、栅极电极构成沟槽栅构造。并且，在基极层和发射极层上，隔着层间绝缘膜而具备发射极电极，经由形成于层间绝缘膜的接触孔，基极层及发射极层与发射极电极得以电连接。并且，在集电极层的背面，具备与该集电极层电连接的集电极电极。此外，在具有上述IGBT元件的半导体装置中，多个栅极电极中的一部分的栅极电极经第1电阻而被施加规定电压，多个栅极电极中的剩余部分的栅极电极经电阻值比第1电阻小的第2电阻而被施加规定电压。由此，在将IGBT元件关断时，关断电压经第1电阻被施加到一部分的栅极电极，并且关断电压经第2电阻被施加到剩余部分的栅极电极。因此，剩余部分的栅极电极的栅极电压的下降速度与一部分的栅极电极的栅极电压的下降速度相比变快。因而，能够在一部分的栅极电极的栅极电压变得比MOS栅极的阈值电压(以下简称为阈值电压)低之前，使剩余部分的栅极电极的栅极电压比阈值电压低，随之能够事先减小集电极电流。此外，当一部分的栅极电极变得比阈值电压低，则集电极电流变成零，IGBT元件关断。即，通过设置时间差使各栅极电极的栅极电压变得小于阈值电压，能够阶段性地减小集电极电流。因此，与同时使各栅极电极低于阈值电压的情况相比，能够减小浪涌电压的大小。现有技术文献专利文献专利文献1：日本特开2004－319624号公报专利技术概要但是，在上述专利文献1的具有IGBT元件的半导体装置中，在将IGBT元件接通(turn on)时，接通电压经第2电阻而施加到剩余部分的栅极电极，因此剩余部分的栅极电极的栅极电压的上升速度变得过快。因此，从IGBT元件接通到成为规定电流值的期间会变得过短，浪涌电压变大而IGBT元件有可能被破坏。即，在具有上述IGBT元件的半导体装置中，虽然能够减小关断时的浪涌电压的大小，但是接通时的浪涌电压变大。另外，这种现象并不是仅发生于规定电压经第1电阻施加到一部分的栅极电极、规定电压经电阻值比第1电阻小的第2电阻施加到剩余部分的栅极电极的情况。即，也同样发生在剩余部分的栅极电极的栅极电压的变化速度(上升速度和下降速度)比一部分的栅极电极的栅极电压的变化速度(上升速度和下降速度)快的半导体装置中。进而，上述现象不仅发生于沟槽栅型的半导体装置，也同样发生于平面栅极型的半导体装置，并且，不仅发生于形成有N沟道型的IGBT元件的半导体装置，也同样发生于形成有P沟道型的IGBT元件的半导体装置。
技术实现思路
本专利技术鉴于上述情况，目的在于在具有IGBT元件的半导体装置中，提供一种能够在抑制关断时的浪涌电压的同时也抑制接通时的浪涌电压的半导体装置。本专利技术的第一技术方案中，半导体装置具备第1导电型的漂移层、形成在漂移层的表层部的第2导电型的基极层、形成在与漂移层中的基极层隔开间隔的位置的第2导电型的集电极层、形成在基极层的表面的多个栅极绝缘膜、分别形成在栅极绝缘膜上的多个栅极电极、形成在基极层的表层部的发射极层、与发射极层及基极层电连接的发射极电极、以及与集电极层电连接的集电极电极，一部分的栅极电极的栅极电压的变化速度比剩余部分的栅极电极的栅极电压的变化速度慢，该半导体装置的特征如下。即，其特征在于，发射极层仅与配置一部分的栅极电极的栅极绝缘膜相接而形成，不与配置剩余部分的栅极电极的栅极绝缘膜相接而形成。由此，不与配置剩余部分的栅极电极的栅极绝缘膜相接而形成发射极层。因此，即使向剩余部分的栅极电极施加接通电压而栅极电压变得比阈值电压大，也不向漂移层供给电子，IGBT元件不接通。即，能够通过与剩余部分的栅极电极相比栅极电压的上升速度较慢的一部分的栅极电极，控制IGBT元件的接通。因而，能够在减小IGBT元件的关断时的浪涌电压的同时还减小接通时的浪涌电压的大小。附图说明参照附图，通过以下详细描述，本专利技术的上述目的及其他目的、特征和优点将变得更明确。该附图为：图1是表示本专利技术的第1实施方式的半导体装置的电路结构的图。图2是表示图1所示的半导体芯片的剖面结构的图。图3是表示图2所示的栅极电极的配置的平面示意图。图4A是表示施加了接通电压时的栅极电压与时间的关系的图。图4B是表示施加了关断电压时的栅极电压与时间的关系的图。图5是表示本专利技术的第2实施方式的半导体装置的电路结构的图。图6是表示本专利技术的其他实施方式的半导体芯片的剖面结构的图。图7是表示本专利技术的其他实施方式的半导体芯片的剖面结构的图。具体实施方式以下，基于附图对本专利技术的实施方式进行说明。另外，在以下的各实施方式中，对彼此相同或等同的部分附加同一附图标记进行说明。(第1实施方式)对本专利技术的第1实施方式进行说明。如图1所示，本实施方式的半导体装置将栅极控制电路30连接于形成有IGBT元件的半导体芯片10而构成。首先，说明半导体芯片10的结构。如图2所示，半导体芯片10中，在P+型的集电极层11上，形成有N型的电场中止(field stop)层(以下称为FS层)12，在FS层12上形成有N－型的漂移层13。FS层12并不是必须的，但为了通过防止耗尽层的扩展以实现耐压和恒定损耗的性能提高而设置该FS层12。此外，在漂移层13的表层部形成有P型的基极(base)层14。即，基极层14形成在隔着漂移层13而与集电极层11隔开间隔的位置。并且，形成有多个将基极层14贯通而到达漂移层13的沟槽15。这些多个沟槽15在本实施方式中以规定的间隔(间距)形成，并成为在规定方向(图1中为垂直于纸面的方向)上平行地延伸设置的条(stripe)构造。各沟槽15内被埋入栅极绝本文档来自技高网...

【技术保护点】
一种半导体装置，具备：第1导电型的漂移层(13)；第2导电型的基极层(14)，形成在上述漂移层的表层部；第2导电型的集电极层(11)，形成在与上述漂移层中的上述基极层隔开间隔的位置；多个栅极绝缘膜(16)，形成在上述基极层的表面；多个栅极电极(17a，17b)，分别形成在上述栅极绝缘膜上；发射极层(20)，形成在上述基极层的表层部；发射极电极(23)，与上述发射极层及上述基极层电连接；以及集电极电极(24)，与上述集电极层电连接，上述多个栅极电极中，一部分的栅极电极(17a)的栅极电压的变化速度比剩余部分的栅极电极(17b)的栅极电压的变化速度慢，上述半导体装置的特征在于，上述发射极层，仅与配置上述一部分的栅极电极的上述栅极绝缘膜相接地形成，而不与配置上述剩余部分的栅极电极的上述栅极绝缘膜相接地形成。

【技术特征摘要】
【国外来华专利技术】2012.05.30 JP 2012-1228221.一种半导体装置，具备：
第1导电型的漂移层(13)；
第2导电型的基极层(14)，形成在上述漂移层的表层部；
第2导电型的集电极层(11)，形成在与上述漂移层中的上述基极层隔
开间隔的位置；
多个栅极绝缘膜(16)，形成在上述基极层的表面；
多个栅极电极(17a，17b)，分别形成在上述栅极绝缘膜上；
发射极层(20)，形成在上述基极层的表层部；
发射极电极(23)，与上述发射极层及上述基极层电连接；以及
集电极电极(24)，与上述集电极层电连接，
上述多个栅极电极中，一部分的栅极电极(17a)的栅极电压的变化速
度比剩余部分的栅极电极(17b)的栅极电压的变化速度慢，
上述半导体装置的特征在于，
上述发射极层，仅与配置上述一部分的栅极电极的上述栅极绝缘膜相
接地形成，而不与配置上述剩余部分的栅极电极的上述栅极绝缘膜相接地
形成。
2.如权利...

【专利技术属性】
技术研发人员：住友正清，深津重光，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：日本;JP