本实用新型专利技术涉及显示技术领域，公开了一种移位寄存器单元电路，包括若干单元电路，每个单元电路连接一条栅线，每个单元电路包括：触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块、输出控制模块。本实用新型专利技术还公开了一种移位寄存器和显示装置。本实用新型专利技术的移位寄存器单元电路避免了功耗损失，降低了整个电路的功耗。
【技术实现步骤摘要】
移位寄存器单元电路、移位寄存器及显示装置
本技术涉及显示
，特别涉及一种移位寄存器单元电路、移位寄存器及显示装置。
技术介绍
随着液晶显示器(LCD)技术的发展，周边电路小型化、集成化逐渐成为了市场的主流技术。其中GOA(Gate IC on Array,即将Gate IC的移位寄存器电路做在Array面板上)技术已比较成熟，且各厂商所采用的结构均不相同。使用GOA技术的好处就是节省了成本，简化了产品后端工艺流程，方便了面板纯平再在整机端机械结构上的设计。而GOA技术最大的难点在于使用寿命、尺寸以及功耗等问题。
技术实现思路
(一 )要解决的技术问题 本技术要解决的技术问题是:如何降低移位寄存器单元电路的功耗。 ( 二 )技术方案 为解决上述技术问题，本技术提供了一种移位寄存器单元电路，包括:触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块； 所述充电模块连接所述触发信号端和所述存储电容，用于在所述触发信号端为高电平时为存储电容充电； 所述输出控制模块连接所述触发信号端、第一时钟端、第二时钟端、栅极输出端及存储电容，用于在存储电容的第一端为高电平和第二时钟端为高电平时使所述栅极输出端高电平；所述存储电容第二端连接所述栅极输出端； 所述第一下拉模块连接第一时钟端、存储电容和低电平端，第二下拉模块连接第一下拉模块、存储电容和低电平端；所述第一下拉模块用于将所述存储电容的第二端拉至低电平，并在所述存储电容的第一端为低电平时触发所述第二下拉模块将所述存储电容两端均拉至低电平； 所述复位模块连接所述复位端、存储电容和低电平端，用于将所述存储电容两端拉至低电平。 其中，所述充电模块包括:第四晶体管和第五晶体管，所述第四晶体管的栅极和源极连接触发信号端，漏极连接所述存储电容的第一端，用于将所述触发信号端的高电平信号传输至所述存储电容的第一端；所述第五晶体管的栅极连接所述第一时钟端，源极连接所述存储电容的第一端，漏极连接所述触发信号端，用于在第一时钟端为高电平且触发信号端为低电平时，将所述存储电容的第一端拉至低电平。 其中，所述输出控制模块包括:第一晶体管，所述第一晶体管的栅极连接存储电容的第一端，源极连接所述第二时钟端，漏极连接所述栅极输出端，用于在所述存储电容第一端为高电平时，将所述第二时钟端的高电平信号输出至所述栅极输出端。 其中，所述第一下拉模块包括:第八晶体管、第九晶体管和第十晶体管；所述第二下拉模块包括:第三晶体管和第七晶体管； 所述第九晶体管的栅极和源极连接所述第一时钟端，漏极连接所述第八晶体管的源极，所述第八晶体管的栅极连接所述存储电容的第一端，漏极连接所述低电平端，所述第十晶体管的栅极连接所述第一时钟端，源极连接所述栅极输出端，漏极连接所述低电平端；所述第三晶体管的栅极连接所述第八晶体管的源极，源极连接所述存储电容的第二端，漏极连接所述低电压端，第七晶体管的栅极连接所述第八晶体管的源极，源极连接所述低电平端，漏极连接所述存储电容的第一端； 所述第八晶体管和第九晶体管用于在所述存储电容的第一端为高电平时，形成从第一时钟端到低电平端的通路，或者在所述存储电容的第一端为低电平时使第八晶体管的源极变为高电平，以使所述第三晶体管和第七晶体管打开将存储电容的两端拉至低电平； 并且第十晶体管用于在所述第一时钟端为高电平时将所述栅极输出端拉至低电平。 其中，所述复位模块包括:第二晶体管和第六晶体管，所述第二晶体管的栅极连接所述复位端，源极连接所述低电平端，漏极连接所述存储电容的第二端，用于在复位端为高电平时将所述存储电容的第二端拉至低电平；所述第六晶体管的栅极连接所述复位端，源极连接所述存储电容的第一端，漏极连接所述低电平端，用于在复位端为高电平时将所述存储电容的第一端拉至低电平。 本技术还提供了一种移位寄存器，包括级联的若干上述任一项所述的移位寄存器单元电路。 本技术还提供了一种显示装置，包括上述的移位寄存器。 (三)有益效果 本技术的移位寄存器单元电路结构只包含10个薄膜晶体管(TFT)，且不会随输入的脉冲信号反复的开关，从而避免了功耗损失，降低了整个电路的功耗。 【附图说明】 图1是本技术实施例的一种移位寄存器单元电路(只示出了一个单元电路)结构示意图； 图2是图1中电路的工作时序图。 【具体实施方式】 下面结合附图和实施例，对本技术的【具体实施方式】作进一步详细描述。以下实施例用于说明本技术，但不用来限制本技术的范围。 本技术实施例的移位寄存器单元电路如图1所示，包括:触发信号端INPUT、第一时钟端CLKB、第二时钟端CLK、复位端REST、栅极输出端OUT、低电平端VSS、存储电容Cl、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块。 所述充电模块连接所述触发信号端INPUT和所述存储电容Cl，用于在所述触发信号端INPUT为高电平时为存储电容Cl充电。 所述输出控制模块连接所述触发信号端INPUT、第一时钟端CLKB、第二时钟端CLK、栅极输出端OUT及存储电容Cl，用于在存储电容Cl的第一端为高电平和第二时钟端CLK为高电平时使所述栅极输出端OUT高电平；所述存储电容Cl第二端连接所述栅极输出端 OUT。 所述第一下拉模块连接第一时钟端CLKB、存储电容Cl和低电平端VSS，第二下拉模块连接第一下拉模块、存储电容Cl和低电平端VSS ;所述第一下拉模块用于将所述存储电容Cl的第二端拉至低电平，并在所述存储电容Cl的第一端为低电平时触发所述第二下拉模块将所述存储电容Cl两端均拉至低电平。 所述复位模块连接所述复位端REST、存储电容Cl和低电平端VSS，用于将所述存储电容Cl两端拉至低电平。 本实施例中，所述充电模块包括:第四晶体管M34和第五晶体管M35，所述第四晶体管M34的栅极和源极连接触发信号端INPUT，漏极连接所述存储电容Cl的第一端，用于将所述触发信号端INPUT的高电平信号传输至所述存储电容Cl的第一端；第五晶体管M35的栅极连接第一时钟端CLKB，源极连接所述存储电容Cl的第一端，漏极连接触发信号端INPUT，用于在第一时钟端CLKB为高电平且触发信号端INPUT为低电平时，将所述存储电容Cl的第一端拉至低电平。 本实施例中，所述输出控制模块包括:第一晶体管M31，所述第一晶体管M31的栅极连接存储电容Cl的第一端，源极连接所述第二时钟端CLK，漏极连接所述栅极输出端0UT，用于在所述存储电容Cl第一端为高电平时，将所述第二时钟端CLK的高电平信号输出至所述栅极输出端OUT。 本实施例中，所述第一下拉模块包括:第八晶体管M38、第九晶体管M39和第十晶体管M40 ;所述第二下拉模块包括:第三晶体管M33和第七晶体管M37 ； 所述第九晶体管M39的栅极和源极连接所述第一时钟端CLKB，漏极连接所述第八晶体管M38的源极，所述第八晶体管M38的栅极连接所述存储电容Cl的第一端，漏极连接所述低电平端VSS，所述第十晶体管M40本文档来自技高网...
【技术保护点】
一种移位寄存器单元电路，其特征在于，包括：触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块；所述充电模块连接所述触发信号端和所述存储电容，用于在所述触发信号端为高电平时为存储电容充电；所述输出控制模块连接所述触发信号端、第一时钟端、第二时钟端、栅极输出端及存储电容，用于在存储电容的第一端为高电平和第二时钟端为高电平时使所述栅极输出端高电平；所述存储电容第二端连接所述栅极输出端；所述第一下拉模块连接第一时钟端、存储电容和低电平端，第二下拉模块连接第一下拉模块、存储电容和低电平端；所述第一下拉模块用于将所述存储电容的第二端拉至低电平，并在所述存储电容的第一端为低电平时触发所述第二下拉模块将所述存储电容两端均拉至低电平；所述复位模块连接所述复位端、存储电容和低电平端，用于将所述存储电容两端拉至低电平。
【技术特征摘要】
1.一种移位寄存器单元电路，其特征在于，包括:触发信号端、第一时钟端、第二时钟端、复位端、栅极输出端、低电平端、存储电容、复位模块、第一下拉模块、第二下拉模块、充电模块和输出控制模块； 所述充电模块连接所述触发信号端和所述存储电容，用于在所述触发信号端为高电平时为存储电容充电； 所述输出控制模块连接所述触发信号端、第一时钟端、第二时钟端、栅极输出端及存储电容，用于在存储电容的第一端为高电平和第二时钟端为高电平时使所述栅极输出端高电平；所述存储电容第二端连接所述栅极输出端； 所述第一下拉模块连接第一时钟端、存储电容和低电平端，第二下拉模块连接第一下拉模块、存储电容和低电平端；所述第一下拉模块用于将所述存储电容的第二端拉至低电平，并在所述存储电容的第一端为低电平时触发所述第二下拉模块将所述存储电容两端均拉至低电平； 所述复位模块连接所述复位端、存储电容和低电平端，用于将所述存储电容两端拉至低电平。2.如权利要求1所述的移位寄存器单元电路，其特征在于，所述充电模块包括:第四晶体管和第五晶体管，所述第四晶体管的栅极和源极连接触发信号端，漏极连接所述存储电容的第一端，用于将所述触发信号端的高电平信号传输至所述存储电容的第一端；所述第五晶体管的栅极连接所述第一时钟端，源极连接所述存储电容的第一端，漏极连接所述触发信号端，用于在第一时钟端为高电平且触发信号端为低电平时，将所述存储电容的第一端拉至低电平。3.如权利要求2所述的移位寄存器单元电路，其特征在于，所述输出控制模块包括:第一晶体管，所述第一晶体管的栅极连接存储电容的第一端，源极连接所述第二时钟端，漏极连接所述栅极输出端，用于在所述存储电容第一端为高电平时，将所述第二时钟端的高电平信...
【专利技术属性】
技术研发人员：王峥，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：新型
国别省市：北京;11
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