适于负责重定时的集成电路器件配置方法技术

本发明专利技术的各实施方式总体上适于负责重定时的集成电路器件配置方法。具体地，涉及一种利用用户逻辑设计配置集成电路器件的方法：分析用户逻辑设计以标识用户逻辑设计内的并行路径的定时要求；确定沿着该路径的延时要求；基于存储元件的用于并入到该路径中的可用性来路由用户逻辑设计，以满足延时要求；以及在通过并入至少一些存储元件的路由之后，重定时用户逻辑设计。

【技术实现步骤摘要】
【专利摘要】本专利技术的各实施方式总体上。具体地，涉及一种利用用户逻辑设计配置集成电路器件的方法：分析用户逻辑设计以标识用户逻辑设计内的并行路径的定时要求；确定沿着该路径的延时要求；基于存储元件的用于并入到该路径中的可用性来路由用户逻辑设计，以满足延时要求；以及在通过并入至少一些存储元件的路由之后，重定时用户逻辑设计。【专利说明】
本专利技术涉及用于例如包括现场可编程门阵列（FPGA)或者其它类型的可编程逻辑 器件（PLD)的集成电路器件的设计或配置方法，并且涉及用于设计或配置这种器件的设计 或配置方法，这些设计或配置方法能够负责重定时该设计或配置。
技术介绍
早期可编程器件为一次性可配置。例如，配置可以己经通过"烧断"--即"断 开"--可熔链来实现。备选地，配置就可以已经被存储在可编程只读存储器中。所述器 件总体为用户提供配置器件用于"乘积和"（或"P-TERM"）逻辑操作的能力。稍后，这种并 入用于配置的可擦除可编程只读存储器（EPROM)的可编程逻辑器件变得可用，从而允许对 器件进行重配置。 再之后，并入用于配置的静态随机存取存储器（SRAM)元件的可编程器件变得可 用。也可以进行重配置的这些器件在非易失性存储器（诸如EPROM)中存储它们的配置，在 器件上电时从该非易失性存储器向SRAM元件中加载该配置。这些器件总体为用户提供配 置器件用于查找表型逻辑操作的能力。 虽然已经有可能简单地通过意识上确定应当将各种元件安排在何处来手动配置 最早的可编程逻辑器件，但是即使与这样的较早器件相连，以提供允许用户根据需要安排 逻辑并且随后将这些逻辑转译成用于可编程器件的配置的编程软件也是常见的。对于当前 较大器件，在没有这样的软件的情况下试图安排该逻辑将是不切实际的。可以使用类似的 软件来设计固定逻辑器件，诸如专用集成电路（ASIC)。 如果设计能够被优化，一些用户逻辑设计将能够以更高的时钟速度进行操作。然 而，已知的配制方法并不总是考虑可能的优化。
技术实现思路
用于可编程集成电路器件的已知配置方法以及用于专用集成电路的设计方法通 过检测具有最长延迟的路径并且应用优化技术以减小或"压制"所述延迟，来优化电路设 计。然而，这样的技术可能无法通过在设计内移动寄存器来正确负责"重定时"该设计的能 力。 具体而言，单向或"前馈"逻辑路径服从流水线技术设计。并且流水线技术设计的 电路可以通过改变流水线寄存器的分布来重定时。通常，这通过在流水线技术设计的路径 中向前移动寄存器来实现。然而，当重定时路径时，也重定时并行路径以维持电路可操作 性。然而，在所有路径中并非总是存在足够的寄存器可用于支持重定时。 本专利技术提供了用于在路由逻辑设计时考虑寄存器可用性的方法，以支持可能需要 的重定时。 因此，根据本专利技术，提供了一种利用用户逻辑设计配置集成电路器件的方法。该方 法包括：分析用户逻辑设计以标识用户逻辑设计内路径的定时要求；沿着所述路径确定延 时要求；基于用于并入到所述路径中的存储元件的可用性来路由用户逻辑设计，以满足延 时要求；以及在通过并入至少一些存储元件的路由之后，重定时用户逻辑设计。 还提供了被编码有用于执行这样的方法的指令的机器可读数据存储介质。 【专利附图】【附图说明】 本专利技术的其它特征、其性质以及各种优点通过结合附图考虑以下具体描述将变得 明显，在附图中相同的附图标记贯穿全文指代相同部分，并且在附图中： 图1示出将要被重定时的逻辑电路部分的示例； 图2示出对图1的逻辑电路部分的尝试性重定时的示例； 图3示出对图1的逻辑电路部分的结果重定时的示例； 图4示出在没有寄存器感知的情况下的重定时感知设计方法的示例； 图5示出根据本专利技术的一个实施例在具有寄存器感知的情况下的重定时感知设 计方法的示例； t〇〇17]图6示出包含多扇出信号的非完整的局部路由树； 图7示出对图6的局部路由的第一解决方案； 图8示出对图6的局部路由的第二解决方案； 图9是被编码有用于执行根据本专利技术的方法的机器可执行指令集的磁数据存储 介质的截面图； 图10是被编码有用于执行根据本专利技术的方法的机器可执行指令集的光可读数据 存储介质的截面图；以及 图11是采用并入本专利技术的可编程逻辑器件的示例性系统的简化框图。 【具体实施方式】 时序分析在假设重定时的可用性的情况下为已知。例如，通过整体引用并入本文 的共同未决的共同转让的第13/733, 982号美国专利申请描述了一种标识用于优化的循环 路径的方法，从而留下待重定时的前馈路径。然而，即使在物理地提供有大量寄存器的器件 上，对用户逻辑设计的重定时也可能并非总是能够到达所期望的程度，如果对用户逻辑设 计的初始路由并不考虑潜在的重定时以及在其中可能需要它们以用于重定时的位置提供 足够可选的寄存器。 在图1至图3中可见这样的条件的示例。图1示出了具有两个并行路径1〇1、1〇2 的逻辑设计的一部分100。上路径101包括一个逻辑元件111和九个路由元件121。出于 这一示例的目的，假设逻辑元件111和路由元件121具有相同的单位延迟。下路径102包 括一个逻辑元件112和两个路由元件121。为了最大化定时性能，应当最小化寄存器之间的 延迟。因为路径101的更长长度，所以其可以从重定时（向长的组合路径中插入寄存器） 受益，其中将一些输入寄存器103向前移动到路径101中。 在图2的示例200中，已经将三个寄存器103向前移动到路径101中。在一个实 施例中，路由元件121可以包括可选的寄存器，并且如果希望重定时则使能该寄存器；因此 在这一情况下，已经使能了三个路由元件121中的可选寄存器。这需要向路径102中引入 三个寄存器123。然而，路径102具有仅两个可用于使能其寄存器的路由元件121，缺乏足 够的寄存器容量以使能三个寄存器123 (这一条件由单独未连接的寄存器133表示）。结果 是图3的并非最佳重定时的电路300,其中仅两个寄存器103可以向前推进至路径101中， 由在路径102中使能的两个寄存器123平衡。 利用可选地使能的寄存器替代所提供的路由元件，重定时可以通过重路由路径 101以经过附近的寄存器而不是经过路由元件121来完成。可以想到并入附加的寄存器而 不是路由元件121的其他方式。 为了寻址路径102中的有限数目的寄存器123,可以根据本专利技术的实施例修改路 由技术，以增加充分的寄存器容量在可能需要它的地方可用的可能性。出于本公开的目的， 这可以被称作寄存器感知路由。在具有包括大量寄存器的架构的可编程器件中，在定时关 键路径上可能不需要增加的寄存器容量，因为可能希望该路径包括许多架构元件，该架构 元件具有可以被使能的可选寄存器。通常在具有较少架构元件的路径上需要附加寄存器容 量，其中插入寄存器将无需打断长延迟路径，而是需要增加延时以在别处匹配寄存器的插 入。 因此，寄存器感知路由可以相当于在非关键路径上采取更多迂回路线，以如果需 要则并入可以在重定时期间被转换成寄存器（或者其中寄存器可以被使能）的足够的元 件。然而，一些可编程器件架构可以提供较少的寄存器，并且在这样的器件中本文档来自技高网...

【技术保护点】
一种利用用户逻辑设计配置集成电路器件的方法，所述方法包括：分析所述用户逻辑设计以标识所述用户逻辑设计内的并行路径的定时要求；确定沿着所述并行路径的延时要求；基于存储元件的用于并入到所述并行路径中的可用性来路由所述用户逻辑设计，以满足所述延时要求；在通过并入至少一些所述存储元件的所述路由之后，重定时所述用户逻辑设计；基于所述分析、所述确定、所述路由和所述重定时来生成配置比特流；以及将所述配置比特流存储在所述可编程集成电路器件的配置存储器中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R·芬格，D·刘易斯，V·玛诺哈拉拉雅，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国;US