交错管脚的引线框架结构以及半导体器件制造方法技术

本发明专利技术提供了交错管脚的引线框架结构以及半导体器件制造方法，引线框架结构形成于一基材上，包括：若干芯片单元，每个芯片单元包括至少一芯片台，所述芯片台的周围通过若干内引线脚向外引出若干外管脚，相邻的所述芯片台的外管脚区域重叠；半导体器件制造方法包括将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上；将硅晶片中各个焊盘与引线框架中的内引线脚耦合；采用树脂模封成型；存放在高温环境中进行老化；切除溢流连筋；进行并行测试；以及切割为半导体器件，本发明专利技术在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，并且能够实现并行电性能测试。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了，引线框架结构形成于一基材上，包括：若干芯片单元，每个芯片单元包括至少一芯片台，所述芯片台的周围通过若干内引线脚向外引出若干外管脚，相邻的所述芯片台的外管脚区域重叠；半导体器件制造方法包括将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上；将硅晶片中各个焊盘与引线框架中的内引线脚耦合；采用树脂模封成型；存放在高温环境中进行老化；切除溢流连筋；进行并行测试；以及切割为半导体器件，本专利技术在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，并且能够实现并行电性能测试。【专利说明】
本专利技术涉及引线框架结构，特别是一种合理使用基材的面积，提升有效芯片区域相对于整条引线框架所占的比例的交错管脚的引线框架结构以及使用该结构的半导体器件制造方法。
技术介绍
在芯片制成过程中，传统的芯片封装在基材100上形成矩阵排列的多个芯片单元10。以下以一种阵列排列的芯片封装为例:图1示出现有技术的芯片封装的基材示意图。如图1所示，传统的芯片封装采用5x3x8阵列，在基材100上共形成120个芯片单元10，即在57mmx215.7mm的基材上集成120粒产品的引线框架。 图2示出现有技术的芯片封装的基材中芯片单元的结构示意图。如图2所示，芯片单元10包括一芯片台I ;若干分布在芯片台I上端和下端的内引线脚2 ;通过内引线脚2向外引出的外管脚3 ;连接芯片台I的腰部和外引线框架的拉结筋4 ;以及若干连接在外管脚3之间的防止树脂溢流的溢流连筋5。芯片单元10之间的行中心距hi为9.3mm。每个芯片单元10占据原材料的面积为104mm2。 图3示出现有技术的芯片封装的基材中芯片单元之间的管脚分布示意图。芯片单元I的周围通过内引线脚2向外引出外管脚3。相邻的芯片单元I之间，一个芯片单元I的外管脚3与另一个芯片单元I的外管脚3之间保留间隙，不相互重叠。每一个芯片单元I的外管脚3独立占据一定的原材料面积。 所以，基于传统的5x3x8阵列芯片封装引线框架的封装工艺，具有以下局限性: (I)有效芯片区相对于整条引线框架所占的比例太低(仅占总面积的55.7%)。其他部分都作为边角料，最终被丢弃。这就直接导致了引线框架材料的浪费。 (2)对于基于整片框架作为最小操作单元的工艺流程(如模封等)来说，由于一次有效工作的产品数仅为120粒，这就在很大程度上影响了相应工位的工作效率。 (3)由于芯片台和管脚在最终成型分离之前都是连接在一起的，所以很难实现基于框架的并行在线测试。 有鉴于此，专利技术人提供了一种交错管脚的引线框架结构，更合理使用基材的面积，提升有效芯片区域相对于整条弓I线框架所占的比例。
技术实现思路
针对现有技术中的缺陷，本专利技术提供了，克服了现有技术的困难，在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，防止切完溢流连筋后，框架中的半成品会散落下来，还能够实现并行电性能测试。 根据本专利技术的一个方面，提供一种交错管脚的引线框架结构，形成于一基材上，包括:若干芯片单元，每个芯片单元包括至少一芯片台，所述芯片台的周围通过若干内引线脚向外引出若干外管脚，相邻的所述芯片台的外管脚区域重叠。 优选地，相邻的所述芯片台的外管脚分别相互交错排列。 优选地，相邻的所述外管脚之间的距离大于所述外管脚的宽度。 优选地，所述外管脚之间通过工艺孔分隔。 优选地，还包括外框架连筋，设置在相邻的芯片单元之间，分隔芯片单元。 优选地，还包括拉结筋，所述拉结筋向所述芯片台伸展，且不接触所述芯片台。 优选地，所述内引线脚分布在所述芯片单元的上端和下端。 优选地，所述芯片单元的上端和下端分别设有四根内引线脚。 优选地，每个所述内弓丨线脚通过至少一个所述外管脚连接外引线框架。 优选地，所述芯片单元与外引线框架之间没有电连接。 优选地，相邻的所述芯片单元之间的行中心距为6.1mm。 优选地，每个所述芯片单元的芯片台的面积为52_2。 优选地，每一列上排列12个芯片单元。 优选地，所述外管脚之间设有若干溢流连筋。 优选地，所述溢流连筋与所述外管脚相互垂直。 根据本专利技术的另一个方面，还提供一种半导体器件制造方法，包括以下步骤: 将硅晶片粘合在如上述的交错管脚的引线框架结构的芯片台上； 将硅晶片中各个焊盘与引线框架中的内引线脚耦合； 采用树脂模封成型； 存放在高温环境中进行老化； 切除溢流连筋； 进行并行测试；以及 切割为半导体器件。 与现有技术相比，由于使用了以上技术，本专利技术的在框架的设计中引入了交错管脚形式，缩小并列两粒芯片台间外管脚所占空间，使得并列两粒芯片的外管脚区域重叠，并且增加外框架连筋，防止切完溢流连筋后,框架中的半成品会散落下来,还能够实现并行电性能测试。 【专利附图】【附图说明】 通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显: 图1不出现有技术的芯片封装的基材不意图； 图2示出现有技术的芯片封装的基材中芯片单元的结构示意图； 图3示出现有技术的芯片封装的基材中芯片单元之间的管脚分布示意图； 图4示出根据本专利技术的一个【具体实施方式】的，采用本专利技术的交错管脚的引线框架的基材的局部结构不意图； 图5示出根据本专利技术的一个【具体实施方式】的，本专利技术的交错管脚的引线框架结构的不意图； 图6示出根据本专利技术的一个【具体实施方式】的，本专利技术的交错管脚的引线框架结构的芯片单元之间的管脚分布示意图；以及 图7示出根据本专利技术的一个【具体实施方式】的，本专利技术的半导体器件制造方法的流程图。 附图标记 100基材 I芯片台 2内引线脚 3外管脚 4拉结筋 5溢流连筋 10芯片单元 hi芯片之间的中心距 11芯片台 12内引线脚 13外管脚 14拉结筋 15溢流连筋 16外框架连筋 20芯片单元 21芯片台 22内引线脚 23外管脚 h2芯片之间的中心距 【具体实施方式】 本领域技术人员理解，本领域技术人员结合现有技术以及上述实施例可以实现变化例，在此不予赘述。这样的变化例并不影响本专利技术的实质内容，在此不予赘述。 第一实施例 图4示出根据本专利技术的一个【具体实施方式】的，采用本专利技术的交错管脚的引线框架的基材的局部结构示意图。如图4所示，本专利技术的交错管脚的引线框架结构，形成于一基材100上，包括:若干近似矩阵排列的芯片单元20。每一列上排列12个芯片单元20，但不以此为限。与现有技术中的5x3x8阵列的引线框架相比，本专利技术为了最大限度的减少单片框架的宽度，在框架的设计中引入了交错管脚形式。 图5示出根据本专利技术的一个【具体实施方式】的，本专利技术的交错管脚的引线框架结构的示意图。如图5所示，每个芯片单元20包括至少一芯片台11，芯片台11的周围通过若干内引线脚12向外引出若干外管脚13，相邻的芯片台11的外管脚13区域重叠。相邻的所述外管脚13之间的距离大于所述外管脚13的宽度。相邻的芯片台11的外管脚13分别相互交错排列本文档来自技高网...

【技术保护点】
一种交错管脚的引线框架结构，形成于一基材（100）上，包括：若干芯片单元（20），每个芯片单元（20）包括至少一芯片台（11），所述芯片台（11）的周围通过若干内引线脚（12）向外引出若干外管脚（13），其特征在于：相邻的所述芯片台（11）的外管脚（13）区域重叠。

【技术特征摘要】

【专利技术属性】
技术研发人员：匡秋虹，张萍，曾宪洪，王燕，包杰，管杰骏，
申请(专利权)人：深圳赛意法微电子有限公司，
类型：发明
国别省市：广东;44