【技术实现步骤摘要】
带冗余位全异步SAR ADC亚稳态消除电路与方法
本专利技术涉及一种亚稳态消除的
,尤其涉及一种带冗余位全异步SAR ADC亚稳态消除电路与方法。
技术介绍
随着集成电路和数字信号处理技术的快速发展,我们可以在数字域里实现比模拟域里更高精度,更快速度,更低价格的各种信号处理功能,因此,模数转换器作为模拟系统和数字系统的接口就变得非常重要。而在各种类型的模数转换器当中,逐次逼近型的模数转换器(SAR ADC)因为其低功耗,中等精度和中高分辨率而得到了广泛的应用。 亚稳态是指比较器输出无法在某个规定时间段内达到一个可确认的逻辑输出状态。当一个比较器进入亚稳态时,既无法预测该次比较结果,也无法预测何时才能得到稳定的逻辑输出结果;在这个比较期间,比较器输出一些中间级电平,后续电路无法根据这些中间级电平进行进一步的逻辑运算,在常规的同步SAR ADC中,存在两种时钟信号,分别为采样时钟和比较时钟,顾名思义前者用于采样,后者用于比较。而比较时钟会每个周期去触发锁定比较器,如果比较器进入亚稳态,该时钟可以强制结束本次比较,尽管比较结果不确定。但是同步SAR ADC的比较时钟至少为N+1个采样周期,这大大限制了 SAR ADC的采样率,其中N为ADC的位数。 在全异步SAR ADC中,由于消除了单独的高频比较时钟,简化了系统设计,但是由于缺乏高频比较时钟,如果某一位比较时,比较器进入亚稳态,理论上电路将锁死在该状态上,或者该位比较时间太长,导致后续的位没有时间完成比较,丢失太多的位,最终导致ADC性能急剧下降。
技术实现思路
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【技术保护点】
带冗余位全异步SAR ADC亚稳态消除电路,它包括电容阵列DAC和比较器,其特征在于:它还包括全异步控制环、计数器和振荡器;电容阵列DAC输出的采样开始/转换结束信号START_END与全异步控制环和振荡器的使能端ENN、计数器的一个复位端RST1连接;振荡器OS的时钟信号输出CKO与计数器的时钟信号输入端CKI连接;计数器的输出Q与比较器的置位端SET连接;比较器的一个输出信号vop与全异步控制环的QP输入端连接,比较器的另一个输出信号von与全异步控制环的QN输入端连接;全异步控制环的输出DON分别与计数器的另一个复位信号输入端RST2和比较器的锁存端LATCH连接。
【技术特征摘要】
1.带冗余位全异步SARADC亚稳态消除电路,它包括电容阵列DAC和比较器,其特征在于:它还包括全异步控制环、计数器和振荡器; 电容阵列DAC输出的采样开始/转换结束信号START_END与全异步控制环和振荡器的使能端ENN、计数器的一个复位端RSTl连接; 振荡器OS的时钟信号输出CKO与计数器的时钟信号输入端CKI连接; 计数器的输出Q与比较器的置位端SET连接; 比较器的一个输出信号νορ与全异步控制环的QP输入端连接,比较器的另一个输出信号von与全异步控制环的QN输入端连接; 全异步控制环的输出DON分别与计数器的另一个复位信号输入端RST2和比较器的锁存端LATCH连接。2.带冗余位全异步SARADC亚稳态消除方法,其特征在于:它包括以下步骤: .51.电容阵列DAC输出值为I的采...
【专利技术属性】
技术研发人员:谭荣,向建军,
申请(专利权)人:成都锐成芯微科技有限责任公司,
类型:发明
国别省市:四川;51