高像素高帧率的CMOS图像传感器及图像采集方法技术

本发明专利技术涉及一种高像素高帧率的CMOS图像传感器及图像采集方法，包括依次连接的像素阵列部(101)、增量ΣΔADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)。

【技术实现步骤摘要】
高像素高帧率的CMOS图像传感器及图像采集方法
本专利技术涉及一种高像素高帧率的CMOS图像传感器及图像采集方法。
技术介绍
图像传感器是进行数字图像采集的核心部件，利用半导体材料的光电转换效应实现对光信号的捕获及向电信号的转化和后处理。在过去的二十年中，电荷耦合器件(CCD)图像传感器因其具有低固定模式噪声、低暗电流、高灵敏度、高量子效率等优点而一直主宰着图像传感器市场。然而，相比于CCD图像传感器，CMOS图像传感器可以采用成熟的CMOS工艺技术，可将敏感单元阵列、模拟、数字系统集成在单一芯片上，具有低功耗、低成本、高集成度等优点，因此，当前CMOS图像传感器已经占据了大部分的低端市场，并随着CMOS工艺技术的不断提高，而逐渐占领部分高端产品市场，CMOS图像传感器也成为国内外各研究机构的研究热点。在CMOS图像传感器的某些应用中，如高清监控、高清电视等，需要CMOS图像传感器同时具备高像素、高帧率的特点，如果采用传统的流水线ADC方式，就需要该ADC具有非常高的转换速度，例如在高清电视中需要ADC的转换速度达到8GS/s，这么高转换速度的流水线ADC在当前的CMOS工艺下是无法实现的。目前，在高帧率、高像素CMOS图像传感器中采用的技术是：采用列并行相关双采样和多通道ADC方式，但是这种结构导致了ADC的宽带噪声，并且也限制了像素阵列的进一步提高。另一种方式是采用列并行ADC结构，每一列像素对应一个ADC，这种方式可以在帧率、像素阵列、功耗、噪声性能方面获得良好的折中，是当前最为流行的一种解决方式。目前列并行ADC普遍采用的是单斜式ADC或循环式ADC，然而单斜式ADC完成N-bit转换需要2N个时钟周期，限制了速度的提高；循环式ADC需要非常精确的放大器，导致了更高的功耗。Sigma-Selta(ΣΔ)是一种普遍应用于音频、视频信号领域的高精度ADC，但其复杂的时序、较高的功耗限制了在CMOS图像传感器中的应用。近年来，出现了一种处于Class-C结构的简单反相器做运算放大器的ΣΔADC，获得了较低的功耗，但所采用的Class-C结构的简单反相器受工艺影响严重，线性增益范围小，严重限制了放大器的增益和带宽，也限制了其应用于的CMOS图像传感器中像素阵列和帧率的进一步提高。
技术实现思路
本专利技术目的在于提供一种高像素高帧率的CMOS图像传感器及图像采集方法，能够实现高像素高帧率的图像采集，并且电路结构简单，功耗低。基于同一专利技术构思，本专利技术具有两个独立的技术方案：1、一种高像素高帧率的CMOS图像传感器，包括依次连接的像素阵列部101、增量ΣΔADC阵列部102、数字相关双采样部103和缓冲存储器部104，还包括行译码单元部105，行译码单元部105的信号输出端接像素阵列部101的控制端，还包括列读出控制电路106，列读出控制电路106的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部102接有电压缓冲器107和时钟延迟与驱动电路108。增量ΣΔADC阵列部102采用列并行ADC结构，每一列像素对应一个增量ΣΔADC。增量ΣΔADC阵列部102中，每个增量ΣΔADC中的运算放大器由差分输入管M1、M2，负载管M3、M4和尾电流源管M5组成，差分输入管M1、M2的栅极分别为两个信号输入端，差分输入管M2的漏极为信号输出端，差分输入管M2的漏极与负载管M4的源极连接。一种利用高像素高帧率的CMOS图像传感器的图像采集方法为：像素阵列部101在行译码单元部105的控制下，逐行读出，像素阵列部101将光信号直流电压信号，输出至增量ΣΔADC阵列部102；增量ΣΔADC阵列部102在电压缓冲器107和时钟延迟与驱动电路108作用下，将像素阵列部101输出的置位信号和光电转换信号转化为12bit数字量，输出至数字相关双采样部103；数字相关双采样部103对增量ΣΔADC阵列部102的两次输出做减法，消除电路失调和噪声；缓冲存储器部104在列读出控制电路106的控制下，逐个读出结果。增量ΣΔADC阵列部102中，每一列像素对应一个增量ΣΔADC；增量ΣΔADC在每次转换之前，增量ΣΔADC的调制器和数字滤波器都进行复位。通过调整电压缓冲器107输出的反馈电压改变增量ΣΔADC的输入电压范围。本专利技术具有的有益效果：本专利技术像素阵列部101、增量ΣΔADC阵列部102、数字相关双采样部103和缓冲存储器部104依次连接，增量ΣΔADC阵列部102在电压缓冲器107和时钟延迟与驱动电路108作用下，将像素阵列部101输出的置位信号和光电转换信号转化为12bit数字量，输出至数字相关双采样部103；缓冲存储器部104在列读出控制电路106的控制下，逐个读出结果。本专利技术能够实现高像素高帧率的图像采集，并且电路结构简单，功耗低。本专利技术数字相关双采样部103对增量ΣΔADC阵列部102的两次输出做减法，能够有效消除电路失调和噪声，可以有效提高图像传感器成像质量。本专利技术ΣΔADC在每次转换之前，调制器和数字滤波器都进行复位，从整体看具有Nyquist采样的特点，对每一次直流信号的转换又具有ΣΔ调制的特性，因此具有良好的线性特性。本专利技术增量ΣΔADC阵列部102中，每一列像素对应一个ΣΔADC，若要增大像素阵列，只需在相应的列上增加ADC的数量，由于采用列并行ADC结构，像素阵列提高对ADC的工作频率的要求只是在每一行的转换时间缩短，所以对ADC工作速度要求并不高，可以使图像传感器获得高帧率。本专利技术由电压缓冲器107为ΣΔADC提供反馈电压，由于增量ΣΔADC的输入电压范围与反馈电压大小成正比，所以可以通过调整反馈电压改变ADC的输入电压范围，从而省略了可变增益放大器。传统ΣΔADC结构复杂、控制时钟多、数字滤波器功耗高、面积大，而基于反相器的ΣΔADC虽然功耗低、面积小，但反相器性能受工艺影响非常严重，线性增益范围小，严重限制了放大器的增益和带宽，也限制了像素阵列和帧率的进一步提高。本专利技术ΣΔADC采用双端输入单端输出的五管运算放大器，该放大器结构简单、面积小、功耗低，由于采用了ΣΔ调制结构，ADC降低了对运算放大器增益的要求，因此五管运放器足以满足12bit模数转换的要求。相比于反相器，本专利技术ΣΔADC中采用的五管运算放大器有两个输入端，因此提供了共模电压的输入端，使得放大器的增益带宽受工艺影响大大降低，可以在极低功耗下获得较高的带宽，并且面积很小。附图说明图1为本专利技术CMOS图像传感器结构框图；图2为增量ΣΔADC结构简图；图3为基于五管运放的ΣΔ调制器电路图；图4为五管运放的电路图；图5为基于反相器的ΣΔ调制器电路图；图6为反相器电路图。具体实施方式如图1所示，本专利技术CMOS图像传感器包括依次连接的像素阵列部101、增量ΣΔADC阵列部102、数字相关双采样部103和缓冲存储器部104，还包括行译码单元部105，行译码单元部105的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路106，列读出控制电路106的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部102接有电压缓冲器107和时钟延迟与驱动电路108。如图2所示，增量ΣΔADC由积分器102-1、比较器102-2、1bitDAC102本文档来自技高网...

【技术保护点】
一种高像素高帧率的CMOS图像传感器，其特征在于:包括依次连接的像素阵列部(101)、增量ΣΔADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)。

【技术特征摘要】
1.一种高像素高帧率的CMOS图像传感器，其特征在于:包括依次连接的像素阵列部(101)、增量ΣΔADC阵列部(102)、数字相关双采样部(103)和缓冲存储器部(104)，还包括行译码单元部(105)，行译码单元部(105)的信号输出端接像素阵列部(101)的控制端，还包括列读出控制电路(106)，列读出控制电路(106)的信号输出端接缓冲存储器部的控制端，增量ΣΔADC阵列部(102)接有电压缓冲器(107)和时钟延迟与驱动电路(108)；增量ΣΔADC阵列部(102)采用列并行ADC结构，每一列像素对应一个增量ΣΔADC；增量ΣΔADC阵列部(102)中，每个增量ΣΔADC中的运算放大器由第一差分输入管(M1)、第二差分输入管(M2)、第一负载管(M3)、第二负载管(M4)和尾电流源管(M5)组成，第一和第二差分输入管(M1、M2)的栅极分别为两个信号输入端，第二差分输入管(M2)的漏极为信号输出端，第二差分输入管(M2)的漏极...

【专利技术属性】
技术研发人员：刘云涛，邵雷，高松松，
申请(专利权)人：哈尔滨工程大学，
类型：发明
国别省市：黑龙江;23