放大器制造技术

本发明专利技术提供抑制电路规模增大和耗电增大且容易地抑制奇数次高次谐波的放大器。该放大器具备：具有多个栅极指的MOS晶体管、或具有单一栅极指的多个MOS晶体管，该放大器还具备：附加于每个所述栅极指的电容性电介质；以及在输入交流信号的输入端子和栅极的输入端子之间连接的可变电阻，由所述可变电阻、每个所述栅极指的栅极电阻以及所述电容性电介质形成具有期望的频率特性的多个低通滤波器，从所述栅极的输入端子到OD(Oxide Diffusion，氧化物扩散)区域边界的各个栅极指的宽度或长度不同。

【技术实现步骤摘要】
【国外来华专利技术】放大器
本专利技术涉及使用MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管的放大器。
技术介绍
例如，作为为从天线发射电波而输出大振幅的信号的电路，有放大器。一直以来，如图1所示，放大器由N沟道型MOS开关晶体管12、13、电感14以及带通滤波器15构成，对于放大器的输入，广泛地利用了使用由增益控制缓冲器11放大后的脉冲波形信号(发送信号)的电路。另外，放大器的输出从天线16发射。图2是表示N沟道型MOS开关晶体管12、13的布局的俯视图。图2中，栅极指21、22的各自的两端连接到具有被输入输入信号的输入端子25的金属布线(图中、METAL1)，栅极指23、24的各自的两端连接到具有被输入输入信号的输入端子26的金属布线(图中、METAL1)。漏极27、28的各自的一端连接到输出端子29，源极30～33的各自的一端连接到基极34，并连接到地。但是，在该结构中，放大器的输出接近脉冲波形，为包含高次谐波成分的信号。另外，与图1不同，如图3所示，有使用由N沟道型MOS开关晶体管12、13、和P沟道型MOS开关晶体管41、42构成的反相器的脉冲型放大器。即使是该结构，在输出中也产生高次谐波。以往，特别地为了抑制奇数次高次谐波，提出了分别独立地设定多个放大器的输入脉冲波的占空比和相位，将多个放大器的输出合成的电路(例如，参照专利文献1)。图4是表示专利文献1中记载的放大器的结构的电路图，图5是表示图4的放大器的各单元的信号波形的定时(timing)图。图4的放大器根据由N沟道型MOS晶体管13和P沟道型MOS晶体管42构成的反相器的输出、和由N沟道型MOS晶体管12和P沟道型MOS晶体管41构成的反相器的输出，来合成输出信号。对于开关晶体管输入信号S1～S3，如图5所示的电压波形那样，利用占空调整以及延迟调整电路43分别独立地设定占空比和相位，由此，使输出波形接近正弦波来抑制奇数次高次谐波。现有技术文献专利文献专利文献1：国际公开第2008/032782号
技术实现思路
专利技术要解决的问题但是，在图4的放大器中，为了抑制高次谐波、特别是奇数次高次谐波，需要占空调整电路和延迟调整电路。另外，对每个开关晶体管，需要生成多个输出波形的电路、和用于驱动开关晶体管的增益控制缓冲器11。因此，存在电路规模增大、成本增大、以及这些电路中的耗电增大之类的课题。本专利技术的目的在于，提供抑制电路规模增大和耗电增大，容易地抑制奇数次高次谐波的放大器。解决问题的方案本专利技术的一形态的放大器采用以下的结构，其具备：具有多个栅极指(gatefinger)的MOS晶体管、或具有单一栅极指的多个MOS晶体管，放大器具有：附加于每个所述栅极指的电容性电介质；以及在输入交流信号的输入端子和栅极的输入端子之间连接的可变电阻，由所述可变电阻、每个所述栅极指的栅极电阻以及所述电容性电介质形成具有期望的频率特性的多个低通滤波器，每个所述栅极指的从所述栅极的输入端子到OD(OxideDiffusion，氧化物扩散)区域边界之间的距离各不相同。专利技术效果根据本专利技术，能够抑制电路规模增大和耗电增大，且容易地抑制奇数次高次谐波。附图说明图1是表示一般的放大器的结构的电路图。图2是表示N沟道型MOS开关晶体管的布局的俯视图。图3是表示使用了反相器的脉冲型放大器的结构的电路图。图4是表示专利文献1中记载的放大器的结构的电路图。图5是表示图4的放大器的各单元的信号波形的定时图。图6是表示本专利技术实施方式1的放大器的开关晶体管的布局的俯视图。图7是具备本专利技术实施方式2的由电流镜型级联电路构成的放大器的无线发送装置的电路图。图8是表示图7的电路中的增益控制缓冲器的输出信号的波形、和开关晶体管的漏极的输出端子中的信号的电流波形的图。图9是具备本专利技术实施方式3的使用了开关晶体管的反相器型放大器的无线发送装置的电路图。标号说明100、101、201～204、211NMOS晶体管102～105栅极指106、107、210漏极108～111源极112～115、212、312、314电容性电介质116输入端子117基极118输出端子119栅极的输入端子120可变电阻205恒电流电路206电感207滤波器208天线209增益控制缓冲器300、301PMOS晶体管具体实施方式以下，基于附图对本专利技术的实施方式详细地进行说明。但是，在实施方式中，对于相同的构成部件，标以相同的标号，并省略重复的说明。(实施方式1)图6是表示本专利技术实施方式1的放大器的开关晶体管的布局的俯视图。如图6所示，实施方式1中的放大器具备多个NMOS(N-channelMetal-Oxide-SemiconductorField-EffectTransistor，N沟道金属氧化物半导体场效应晶体管)晶体管100、101。NMOS晶体管100包括NMOS晶体管100的多个栅极指102、103、源极108、109、和漏极106。另外，NMOS晶体管101包括多个栅极指104、105、源极110、111、和漏极107。此外，源极和漏极也可以是源极为漏极、漏极为源极的连接。另外，NMOS晶体管也可以是PMOS(P-channelMetal-Oxide-SemiconductorField-EffectTransistor，P沟道金属氧化物半导体场效应晶体管)晶体管，所谓多个NMOS晶体管表示两个以上的NMOS晶体管。图6中，栅极指102、103从NMOS晶体管100的OD(OxideDiffusion，氧化物扩散)区域向栅极的输入端子119侧较大程度地突出，栅极指104、105也从NMOS晶体管101的OD区域向栅极的输入端子119侧较大程度地突出。栅极指102～105的与栅极的输入端子119连接的电极用通孔仅连接到OD区域外部的单侧。由此，向栅极指的发送信号引起的施加电压从电极用通孔侧按顺序施加，所以在OD区域(是形成元件的有源区域，指元件区域)内生成的耗尽层的形成时间改变，能够设置延迟时间。另外，栅极指103和104由铝布线(图中、由METAL1表示的网格)连接。栅极指102～105上分别连接有电容性电介质112～115，由通孔电阻及栅极电阻、以及电容性电介质形成低通滤波器。此外，在图6中，为了便于说明，将栅极指的各位置定义为位置P1～P11。位置P1、P4、P7表示栅极指102～105与栅极的输入端子119连接一侧的一端。另外，位置P2、P5、P8、P10表示OD区域内的栅极指102～105的栅极输入端子119侧。进而，位置P3、P6、P9、P11表示OD区域内的栅极指102～105的与栅极输入端子119相反的一侧。图6的放大器的开关晶体管由NMOS晶体管100、101构成，从输入端子116输入交流信号(发送信号)。图6的开关晶体管中，形成有由可变电阻120、栅极的输入端子119和位置P2之间的通孔电阻及栅极电阻、以及电容性电介质112形成的第一低通滤波器。由第一低通滤波器使输入的交流信号延迟，由此，确定图6的位置P2处的漏极源极间的电流导通/截止的定时。另外，对于位置P3处的漏极源极间的电流导通/截止的定时，相对于位置P2，由于交流信号通过P2～P3的栅极电阻传递，因此，在比位置P2延迟的本文档来自技高网...

【技术保护点】
放大器，其具备：具有多个栅极指的MOS晶体管、或具有单一栅极指的多个MOS晶体管，所述放大器还具有：附加于每个所述栅极指的电容性电介质；以及在输入交流信号的输入端子和栅极的输入端子之间连接的可变电阻，由所述可变电阻、每个所述栅极指的栅极电阻以及所述电容性电介质形成具有期望的频率特性的多个低通滤波器，从所述栅极的输入端子到氧化物扩散区域边界的各个栅极指的宽度或长度不同。

【技术特征摘要】
【国外来华专利技术】2013.02.26 JP 2013-0356181.放大器，其具备：具有多个栅极指的MOS晶体管、或具有单一栅极指的多个MOS晶体管，所述放大器还具有：附加于每个所述栅极指的电容性电介质；以及在输入交流信号的输入端子和栅极的输入端子之间连接的可变电阻，由所述可变电阻、每个所述栅极指的栅极电阻以及所述电容性电介质形成具有期望的频率特性的多个低通滤波器，每个所述栅极指的从所述栅极的输入端子到氧化物扩散区域边界之间的距离各不相同。2.如权利要求1所述的放大器，向所述氧化物扩散区域内部的所述栅极指输入所述交流信号的定时各不相同。3.如权利要求1所述的放大器，所述栅极指的电极用通孔仅连接到所述氧化物扩散区域外部的单侧。4.如权利要求1所述的放大器，所述交流信号以一系列方式输...

【专利技术属性】
技术研发人员：高桥幸二，中村重纪，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：日本;JP