半导体集成电路装置制造方法及图纸

在形成于p半导体衬底(1)上的n分离区域(2)形成构成高压侧驱动电路的MV-PMOS(20)和MV-NMOS(30)。MV-NMOS(30)形成于n分离区域(2)内部的中间电位(Vs)的p分离区域(3)。在p半导体衬底(1)的表面层的、n分离区域(2)的外侧设置n外延区域(12)，在其外侧设置地电位(GND)的pGND区域(41)。在高压侧驱动电路与pGND区域(41)之间的、p半导体衬底(1)与n外延区域(12)之间设置空洞(11)，并设置贯穿n外延区域(12)到达空洞(11)的p扩散区域(13)。对p分离区域(3)施加中间电位(Vs)。由此，能够避免产生错误动作、损坏，并且能够缩小芯片尺寸。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置
本专利技术涉及一种半导体集成电路装置。
技术介绍
功率器件除了利用于电动机控制用逆变器外，还在容性负载大的PDP(等离子显示面板)、液晶面板等的电源用途、空调或照明等的家电用逆变器用途等很多领域中广泛地利用。近年来，由于LSI技术的进步，实际使用了确保达到1200V的高电压的高耐压IC(HVIC：HighVoltageIntegratedCircuit(高压集成电路))。作为HVIC，将上下臂的驱动功能搭载于一个硅片上得到的IC、进一步将控制电路、功率半导体器件也搭载于一个硅片上得到的IC等系列化，作为逆变器整体也有助于高效化、部件数削减。关于高耐压IC的电路结构，以具备电动机作为负载的电动机控制用逆变器为例进行说明。图9是表示高耐压驱动IC的主要部分(单相)的结构的电路图。图10是表示功率模块100动作时的中间电位Vs的变动的特性图。在图10中示出第一MOSFET101和第二MOSFET102互补地导通/截止(on/off)时的、连接点105的中间电位Vs的变动。如图9所示，驱动电路111是驱动功率模块100的电路。功率模块100是将高压侧的第一MOSFET(绝缘栅型场效应晶体管)101(上臂输出元件)和低压侧的第二MOSFET102(下臂输出元件)串联连接得到的单相的逆变器电路，对作为负载的电动机112进行驱动。附图标记103和附图标记104是FWD(续流二极管)。第一MOSFET101的漏极与主电源Vds连接。第一MOSFET101的源极与第二MOSFET102的漏极连接。第二MOSFET102的源极被接地。第一MOSFET101的源极与第二MOSFET102的漏极的连接点105是由功率模块100构成的主电路的输出点。中间电位Vs通过第一MOSFET101和第二MOSFET102互补地导通/截止(on/off)而在主电源Vds的高电位侧电位(例如400V)与低电位侧电位(例如地电位GND＝0V)之间重复上升(以下设为第一状态121)和下降(以下设为第二状态122)变动(图10)。驱动电路111具有省略图示的控制单元、高压侧驱动电路、低压侧驱动电路以及电平移位器(levelshifter)。高压侧驱动电路通过对以施加于Vs端子的中间电位Vs为基准的VB端子施加的高压侧电源电位VB来进行动作，用于驱动第一MOSFET101。低压侧驱动电路通过对以地电位GND为基准的Vcc端子施加的低压侧电源电位Vcc来进行动作，用于驱动第二MOSFET102。具体地说，从控制单元输出的低压侧电平的接通/断开信号经由低压侧驱动电路从低压侧输出端子LO输入到第二MOSFET102的栅极。另外，低压侧电平的接通/断开信号通过电平移位器被变换为高压侧电平的接通/断开信号。该高压侧电平的接通/断开信号经由高压侧驱动电路从高压侧输出端子HO输入到第一MOSFET101的栅极。HIN端子和LIN端子分别是在驱动电路111内生成高压侧电平的接通/断开信号和低压侧电平的接通/断开信号时成为基准的高压侧控制信号输入端子和低压侧控制信号输入端子。驱动电路111的各输入输出端子通常与微型计算机等计算机连接，通过执行计算机中预先准备的程序来控制驱动电路111，从而进行对高耐压驱动IC整体的控制。在像这样的电动机控制用逆变器中，主电源Vds通常是AC(交流)100V～400V的高电压。特别地，在第一MOSFET101成为导通状态且第二MOSFET102成为截止状态的第一状态121的情况下，第一MOSFET101的源极电位为高电位。为了驱动第一MOSFET101，需要使栅极电位比源极电位更高，因此在驱动电路111中使用能够在高电压电源下使用的光耦合器(PC：PhotoCoupler)、高耐压IC(HVIC)。针对以往的高压侧驱动电路的结构进行说明。图11是表示以往的高压侧驱动电路的俯视结构的俯视图。图12是表示图11的切割线AA-AA’处的截面结构的截面图。如图11、12所示，在p半导体衬底(半导体片)131上形成有高压侧驱动电路形成区域130和高耐压终端区域(HVJT：HighVoltageJunctionTermination(高压结终端))140，在该高压侧驱动电路形成区域130形成有高压侧驱动电路，该高耐压终端区域140用于确保高压侧驱动电路的耐压。在p半导体衬底131的表面层选择性地形成有n分离区域132。在n分离区域132的表面层形成有构成高压侧驱动电路的横向p沟道MOSFET(MV-PMOS)133以及横向n沟道MOSFET(MV-NMOS)134。MV-NMOS134形成于设置在n分离区域132的表面层的p分离区域135。另外，在p半导体衬底131的表面层的、n分离区域132的外侧，在HVJT140内形成有p区域141。对p区域(以下设为pGND区域)141施加地电位GND。经由n++区域151等对n分离区域132施加高压侧电源电位VB。对p分离区域135施加中间电位Vs。在通过构成逆变器的第一MOSFET101和第二MOSFET102互补地导通/截止而第一MOSFET101成为导通状态且第二MOSFET102成为截止状态的第一状态121的情况下，产生浪涌电压121a，中间电位Vs瞬态上升(图10)。另一方面，在第一MOSFET101成为截止状态且第二MOSFET102成为导通状态的第二状态122的情况下，在第一MOSFET101与第二MOSFET102的连接点105产生数百纳秒(nsec)左右的负浪涌122a(图10)。在产生该负浪涌122a时，中间电位Vs低于地电位GND。如果随着该中间电位Vs低于地电位GND而高压侧电源电位VB也低于地电位GND，则由pGND区域141(地电位GND)和n分离区域132构成的寄生二极管导通，空穴(hole)142从pGND区域141流向高压侧驱动电路形成区域130。因此，存在高压侧驱动电路错误地进行动作这样的问题。作为解决该问题的高耐压IC，提出了下面的装置。在NMOS与PMOS之间，在n型杂质区域的上表面内以与p型阱接触的方式形成p+型杂质区域。在p+型杂质区域上形成有电极，电极与高压侧寄生偏置电压VS连接。p+型杂质区域的杂质浓度高于P型阱的杂质浓度，并且p+型杂质区域形成得比P型阱浅。在p+型杂质区域与PMOS之间，n型杂质区域的上表面内形成有n+型杂质区域。在n+型杂质区域上形成有电极，电极与高压侧寄生供给绝对电压VB连接(例如，参照下述专利文献1)。作为其它的装置，还提出了如下一种装置(例如，参照下述专利文献2)：在共同接地节点(COM)与虚拟接地节点(VS)之间，在高电压控制电路(HVIC)内部利用共同的衬底区域设置高耐压二极管D3。作为其它的装置，还提出了如下一种半导体装置(例如，参照下述专利文献3)：形成通过第一绝缘分离沟槽进行了绝缘分离的MOS晶体管，第二绝缘分离沟槽被形成为n层(n≥2)，在n个场区域中的各场区域分别各配置一个MOS晶体管，n个MOS晶体管在地(GND)电位与规定的电源电位之间依次串联连接，从第n级MOS晶体管的电源电位侧的端子与输出电阻之间取出输出，该半导体装置将由最内周的第二绝缘分离沟槽包围的场区域的电位固定为电源电本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，其特征在于，具备：第二导电型区域，其设置在第一导电型半导体衬底的表面层，在该第二导电型区域形成电路部，该第二导电型区域被施加作为上述电路部的电源的高电压电位的第一电位；第一导电型阱区域，其设置在上述第二导电型区域的内部，构成上述电路部，被施加作为上述电源的低电压电位的第二电位；第一导电型低电位区域，其设置在上述第一导电型半导体衬底的表面层的、上述第二导电型区域的外侧，被施加比上述第二电位低的第三电位；空洞，其被选择性地设置在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二导电型区域之间；以及第一导电型区域，其贯穿上述第二导电型区域而到达上述空洞。

【技术特征摘要】
【国外来华专利技术】2012.09.13 JP 2012-2021261.一种半导体集成电路装置，其特征在于，具备：第二导电型区域，其设置在第一导电型半导体衬底的表面层，在该第二导电型区域形成电路部，该第二导电型区域被施加作为上述电路部的电源的高电压电位的第一电位；第一导电型阱区域，其设置在上述第二导电型区域的内部，构成上述电路部，被施加作为上述电源的低电压电位的第二电位；第一导电型低电位区域，其设置在上述第一导电型半导体衬底的表面层的、上述第二导电型区域的外侧，被施加比上述第二电位低的第三电位；空洞，其被选择性地设置在上述电路部与上述第一导电型低电位区域之间且上述第一导电型半导体衬底与上述第二导电型区域之间；以及第一导电型区域，其贯穿上述第二导电型区域而到达上述空洞。2.根据权利要求1所述的半导体集成电路装置，其特征在于，对上述第一导电型区域施加上述第二电位。3.根据权利要求1所述的半导体集成电路装置，其特征在于，上述空洞从上述第一导电型区域向上述第一导电型低电位区域侧延伸。4.根据权利要求1所述的半导体集成电路装置，其特征在于，从上述第一导电型区域至上述第一导电型低电位区域连续设置上述空洞。5.根据权利要求1所述的半导体集成电路装置，其特征在于，上述电路部对包括第一元件和第二元件的输出电路的上述第一元件进行驱动，该第一元件连接在主电源的高电压电位侧，该第二元件与上述第一元件串联连接且连接在上述主电源的低电压电位侧，上述第二电位是上述第一元件与上述第二元件的连接点的电位，上述第三电位是上述主电源的低电压电位。6.根据权利要求5所述的半导体集成电路装置，其特征在于，上述第一导电型区域与上述第一导电型半导体衬底之间的穿通耐压被设定为比上述第一元件为接通状态且上述第二元件为断开状态时瞬态上升的、上述输出电路的上述第一元件与上述第二元件的上述连接点的电位高。7.根据权利要求1～6中的任一项所述的半导体集成电路装置，其特征在于，还具备：耐压区域，其包围上述电路部，配置在上述第二导电型区域；以及绝缘栅型场效应晶体管，其在上述耐压区域的内侧具有漏极，在上述耐压区域的外侧具有源极，该绝缘栅型场效应晶体管构成电平移位器，其中，上述空洞配置在上述电路部与上述绝缘栅型场效应晶体管的漏极之间。8.一种半导体集成电路装置，其特征在于，具备：第一第二导电型区域，其设置在第一导电型半导体衬底的表面层，在该第一第二导电型区域形成电路部，该第一第二导电型区域被施加作为...

【专利技术属性】
技术研发人员：今井朋弘，山路将晴，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP