半导体基板的高原结构成形方法技术

一种半导体基板的高原结构成形方法，包含：决定多个预定分裂线于半导体基板的表面上的布局，此些预定分裂线用以分裂半导体基板成多个半导体芯片，并依据此些预定分裂线的布局决定多个预定切割位置，接着，决定预定切割深度，使预定切割深度大于半导体基板的半导体接面与半导体基板的表面之间的距离，最后，根据此些预定切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成多个沟槽，及抛光此些沟槽的底部。

【技术实现步骤摘要】
【专利摘要】一种，包含:决定多个预定分裂线于半导体基板的表面上的布局，此些预定分裂线用以分裂半导体基板成多个半导体芯片，并依据此些预定分裂线的布局决定多个预定切割位置，接着，决定预定切割深度，使预定切割深度大于半导体基板的半导体接面与半导体基板的表面之间的距离，最后，根据此些预定切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成多个沟槽，及抛光此些沟槽的底部。【专利说明】
本专利技术涉及一种半导体结构，特别涉及一种。
技术介绍
目前，功率半导体芯片的高原（MESA)结构多采用一道掩膜工艺搭配低温混合酸蚀 刻而形成。然而，此掩膜工艺需要特定设备与化学药剂，将导致制造成本提高与药剂回收的 困扰。例如，掩膜的开发与耗用、光阻液与显影液与定影液的耗用、后续去光阻工艺的成本 及黄光设备投资等。 采用混合酸做高原结构的深蚀刻时，由于混和酸等向蚀刻的特性必须考量其侧向 蚀刻的作用来规划足够的芯片面积。再者，由于混合酸蚀刻会释放大量的热，蚀刻反应激烈 将导致蚀刻均匀性极差。 因此，芯片设计必须放宽工艺宽度的要求来符合实际工艺的状况，造成芯片微型 化的困难。 如图1A及图1B所示，以单沟槽式玻璃钝化整流二极管芯片（Glass Passivation Pellet ;GPP)设计为例，掩膜宽度L1设计约为0. 006英寸，即沟槽的开口宽度约为6mil，相 当于约为152. 4微米（micrometer),而蚀刻深度要求约为120微米至130微米。 然而，实际蚀刻的沟槽的开口宽度L2约为22mil (约为558. 8微米)，而沟槽深度 约在118微米至141微米之间。扣除6mil (约152. 4微米）的切割道外，保护层的宽度设 计达到24mil (约为609. 6微米）之多。若应用在50mil芯片上，切割道加上保护层就用去 了 30mil，相当于60%的比例，而导致实际工作的区域仅占整体芯片的40%。 因此，如何于半导体工艺中，有效地考量成本及品质，并使半导体具有良好的特 性，是为本专利技术以及从事此相关行业的
者亟欲改善的课题。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种，有效地 考量成本及品质，并使半导体具有良好的特性。 本专利技术提供的，包含：决定多个预定分裂线于半 导体基板的表面上的布局，此些预定分裂线是用以分裂半导体基板成多个半导体芯片，并 依据此些预定分裂线的布局决定多个预定切割位置，接着，决定预定切割深度，使预定切割 深度大于半导体基板的半导体接面与半导体基板的表面之间的距离，最后，根据此些预定 切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成多个沟槽，及抛光此些沟 槽的底部。 本专利技术的半导体基板利用预定分裂半导体芯片的预定分裂线布局沟槽的位置，再 以切割刀重复切划半导体基板的表面而形成沟槽，因而沟槽得以产生较精准的开口宽度及 深度。于此，相较于传统制造沟槽的方法是得以减少一道黄光工艺，并且，沟槽的开口及深 度的精确度得以提升。其中，沟槽底部呈圆弧状而可减缓电场尖端效应(又称正角效应或集 电场效应)，以致使芯片得以承受较高的电压，而由于耐压的提升，进而可以省去半绝缘多 晶硅（SIPOS)的工艺。 并且，于半导体基板产生沟槽后，以微蚀刻抛光沟槽底部，以致于无需使用大量或 /及高强度的酸溶液，并沟槽底部抛光后可避免电场的尖端效应，因而可提升半导体的特 性、得以降低成本，并减低处理酸溶液的化学物所带来的污染而同时保护环境。 以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。 【专利附图】【附图说明】 图1A现有技术的1?原结构的不意图； 图1B为图1A的高原结构的局部A放大图； 图2本专利技术一实施例的半导体基板的俯视图； 图2A为图2的半导体基板的局部110的放大图； 图2B为图2A中沿A-A'线的剖视图； 图3A本专利技术第一实施例的半导体基板的高原结构的示意图； 图3B为图3A中沿A-A'线的剖视图； 图4A本专利技术第二实施例的半导体基板的高原结构的示意图； 图4B为图4A中沿A-A'线的剖视图； 图5为图4B中局部B的放大图； 图6本专利技术的的流程图。 其中，附图标记 L1 宽度 L2 宽度 10 半导体基板 101 P+型层 102 N 型层 103 N+ 型层 11 半导体芯片 12 沟槽 13 接面 14 接面 15 表面 110 局部 L 预定分裂线 D 预定切割深度 W 间距 A-A' 剖视线 θ 1 角度 Θ 2 角度 S20:决定多个预定分裂线于半导体基板的表面上的布局，预定分裂线系用以分裂 半导体基板成多个个半导体芯片 S21 :依据预定分裂线的布局决定多个预定切割位置 S22:决定一预定切割深度，使预定切割深度大于半导体基板的半导体接面与半导 体基板的表面的间的距离 S23 :根据预定切割位置及预定切割深度，以刀具切割半导体基板的表面，而形成 多个沟槽 S24 :抛光此些沟槽的底部 【具体实施方式】 下面结合附图对本专利技术的结构原理和工作原理作具体的描述： 图2本专利技术一实施例的半导体基板的俯视图；图2A本专利技术的半导体基板的局部放 大图；图2B为图2A中沿A-A'线的剖视图；图6本专利技术的 的流程图。 请参阅图2、图2A及图6,首先，决定多个预定分裂线L于半导体基板10的表面上 的布局，多个预定分裂线L可彼此垂直交错排列。预定分裂线L预设为半导体基板10分裂 的部位。因此，于半导体工艺完成后，沿着此些预定分裂线L分裂半导体基板10而可形成 多个半导体芯片11 (步骤S20)。换言之，半导体芯片11可由半导体基板10依据预定分裂 线L分裂后形成。 于此，预定分裂线L并非以彼此垂直交织的布局为限，二预定分裂线L交错的角度 亦可为以任一非为180度的角度。或者，预定分裂线L可以二种或多种延伸角度彼此交错。 藉此，可形成具有如正方形、菱形、三角形及六边形等几何形状的半导体芯片11。 本专利技术实施例的高原结构成形方法是应用于尚未分裂成多个半导体芯片11的半 导体基板10。在一实施例中半导体基板10可为一娃晶圆。 请参阅图2B，在本实施例中，半导体基板10为一 N型基板，其上下表面分别经扩散 掺杂而形成一 P+型层101及一 N+型层103,而在P+型层101及N+型层103之间为一 N型 层102。于此，第一半导体接面13为P+型层101与N型层103的异质接面，及第二半导体 接面14是为N型层102与N+型层103的同质接面。但本专利技术实施例的半导体基板10不以 同时具有异质接面与同质接面为限，半导体基板10的组成及其接面可依需求选用调整之。 例如，半导体基板10可仅具有一异质接面（即PN接面)。 接着，于步骤S20之后，依据预定分裂线L的布局决定多个预定切割位置(步骤 521) 。也就是说，决定半导体基板10的预定分裂线L后，可规划出每一半导体芯片11的位 置及尺寸，并据以决定每一半导体芯片11的高原结构位置。根据此些本文档来自技高网...

【技术保护点】
一种半导体基板的高原结构成形方法，其特征在于，包含步骤：决定多个预定分裂线于一半导体基板的一表面上的布局，该些预定分裂线用以分裂该半导体基板成多个半导体芯片；依据该些预定分裂线的布局决定多个预定切割位置；决定一预定切割深度，使该预定切割深度大于该半导体基板的一半导体接面与该半导体基板的该表面之间的距离；根据该些预定切割位置及该预定切割深度，以一刀具切割该半导体基板的该表面，而形成多个沟槽；及抛光该些沟槽的底部。

【技术特征摘要】

【专利技术属性】
技术研发人员：汪可震，
申请(专利权)人：力神科技股份有限公司，
类型：发明
国别省市：中国台湾;71