电压检测电路和电子电路制造技术

本发明专利技术提供一种电压检测电路，设置：基准电压电流源(153)，其生成基准电压(VREF)和基准电流(IREF)；开关元件(102)，其在基准电压(VREF)比规定的阈值电压高时，从断开状态转变为接通状态；电流镜电路(104)，其使相当于基准电流(IREF)的电流流过接通状态的开关元件(102)；电容元件(101)，其被流过开关元件(102)的电流充电；和反相器(105)，其将基于电容元件(101)的端子电压而被激活的使能信号(EN)输出。

【技术实现步骤摘要】
【国外来华专利技术】电压检测电路和电子电路
本专利技术涉及一种在例如半导体装置的电源接通复位时被利用的电压检测电路。
技术介绍
为了包含比较器的电子电路正常进行动作，需要基准电压稳定，其中，该比较器将从电源电压生成的基准电压作为一个比较输入来接收。但是，在电源接入时，由于电源电压较低，因此基准电压不稳定。因此，将表示是否得到了所需要的基准电压的使能信号输出的电压检测电路被用于实际应用当中。根据一现有技术，按照对基准电压源的输出的上升或者基准电流源的输出的上升进行检测的方式，采用以下结构：在电源电压与接地电压之间，相对于电阻元件、二极管和N沟道MOS晶体管的第1串联电路，并联设置P沟道MOS晶体管与电阻元件的第2串联电路，并向P沟道MOS晶体管的栅极施加电阻元件与二极管的连接点的电压，通过基准电压或者基准电流来控制N沟道MOS晶体管的动作(参照专利文献1)。在先技术文献专利文献专利文献1：日本特开2010-223796号公报专利技术要解决的课题在近年来的半导体装置中，特别是在面向便携设备的应用领域中，小面积化以及低消耗电流化的希望很强烈。但是，根据上述现有技术，在得到了所需要的基准电压之后，电流继续分别流过第1以及第2串联电路。在要将该电流抑制在例如几nA左右的情况下，假设电源电压为3.3V，则各电阻元件的值为几100MΩ级(order)，电阻元件较大占有了半导体芯片面积。也就是说，在上述现有技术中，不能兼得小面积化以及低消耗电流化。此外，由于实际的基准电压缓慢地上升是通常的例子，因此根据上述现有技术，在得到所需要的基准电压之前使能信号可能被误激活。
技术实现思路
本专利技术的目的在于，提供一种兼得小面积化以及低消耗电流化，并且防止误动作的电压检测电路。解决课题的手段为了实现上述目的，本专利技术涉及的电压检测电路采用以下结构：具备：基准电压电流源，其生成基准电压和基准电流；开关元件，其在所述基准电压或者基于所述基准电压并通过电压输出电路而生成的内部电压比规定的阈值电压高时，从断开状态转变为接通状态；电流镜电路，其使相当于所述基准电流的电流流过接通状态的所述开关元件；电容元件，其被流过所述开关元件的电流充电；和输出电路，其将基于所述电容元件的端子电压而被激活的使能信号输出。根据此结构，从开关元件的输入电压比规定的阈值电压高的时刻起，电容元件的充电开始，在通过其静电电容与充电电流来决定的延迟时间之后，使能信号被激活。因此，在使能信号被激活之前，得到所需要的基准电压或者内部电压的足够的时间被确保，误动作被防止。并且，由于在电容元件的充电结束后，电流不流过该电容元件，因此消耗电流被抑制。此外，由于即使是小静电电容值也能得到所需要的延迟时间，因此小面积化被实现。专利技术效果根据本专利技术，能够抑制电压检测电路的消耗电流并实现小面积化，此外，能够防止该电压检测电路的误动作。此外，在后段的电子电路中能够正确地判断基准电压电流源或者电压输出电路的启动状态。附图说明图1是包含本专利技术的第1实施方式涉及的电压检测电路的电路图。图2是用于对图1中的电压检测电路的动作进行说明的时间图。图3是包含本专利技术的第2实施方式涉及的电压检测电路的电路图。图4是用于对图3中的电压检测电路的动作进行说明的时间图。图5是包含本专利技术的第3实施方式涉及的电压检测电路的电路图。具体实施方式下面，基于附图，来对本专利技术的实施方式进行详细说明。《第1实施方式》图1是包含本专利技术的第1实施方式涉及的电压检测电路的电路图。第1实施方式涉及的电压检测电路具备使能信号输出电路152和基准电压电流源153，并将基准电压VREF与使能信号EN提供给电子电路154。电子电路154与电源电压VDD和接地电压GND连接，并且分别从基准电压电流源153接收基准电压VREF，从使能信号输出电路152接收使能信号EN。基准电压电流源153由例如带隙基准电路构成，与电源电压VDD和接地电压GND连接，来生成基准电压VREF和基准电流IREF。使能信号输出电路152具有：电容元件101、第1开关元件102、P沟道MOS晶体管103、电流镜电路104和反相器105。第1开关元件102是在栅极接受基准电压VREF的N沟道MOS晶体管，在基准电压VREF比栅极阈值电压Vth(102)高时，从断开状态转变到接通状态。电流镜电路104由各自的源极与接地电压GND连接的2个N沟道MOS晶体管构成，在第1开关元件102为接通状态时，起到在该第1开关元件102中流过相当于基准电流IREF的电流的作用。电容元件101按照被流过第1开关元件102的电流充电的方式，连接在电源电压VDD与第1开关元件102之间。反相器105是与电源电压VDD和接地电压GND连接的、例如CMOS结构的反相器，在输入端子接收电容元件101的端子电压，即电容元件101与第1开关元件102的连接点的电压VC，并将使能信号EN输出到电子电路154。P沟道MOS晶体管103按照栅极与源极相互连接，并通过体二极管106来执行电容元件101的放电的方式，相对于电容元件101并联连接。图2是用于对图1中的电压检测电路的动作进行说明的时间图。这里，对电源刚刚接入之后，电源电压VDD随着时间而单调增加进行说明。首先，在电源接入时，电容元件101不保持电荷。也就是说，电容元件101的端子间电压为0V。第1开关元件102维持断开状态。因此，电容元件101与第1开关元件102的连接点的电压VC与电源电压VDD保持相同电位地上升。另一方面，反相器105的输出，即使能信号EN保持低(Low)电平(0V)。若在时刻t1，电源电压VDD达到电压V1，则基准电压电流源153启动。此时，基准电压VREF开始被输出，并向第1开关元件102的栅极施加基准电压VREF。若在时刻t2，基准电压VREF达到第1开关元件102的阈值电压Vth(102)，则该第1开关元件102为接通状态，基准电流IREF开始流过。此时，由于电流镜电路104通过基准电流IREF，以一定的速度从电容元件101中取出电荷，因此连接点电压VC随着时间的经过而直线性地下降。此时的连接点电压的下降的斜率ΔVC表示为，ΔVC＝(IREF×t)/C。这里，t是经过时间，C是电容元件101的静电电容值。另外，在第1开关元件102变为接通状态的时刻，基准电压VREF还未达到所需要的电压。若在时刻t3，连接点电压VC达到反相器105的阈值电压Vth(105)，则通过反相器105的反转动作，使能信号EN从低电平(0V)向高(High)电平(VDD)变化。也就是说，反相器105将被激活了的使能信号EN向电子电路154输出。这里，通过设定适当的时间来作为时刻t2与时刻t3之间的延迟时间Td，从而能够防止在基准电压VREF达到所需要的电压之前使能信号EN被激活的误动作。在时刻t4，电容元件101为满充电，之后基准电流IREF不流过第1开关元件102。也就是说，基准电流IREF流过第1开关元件102的期间，仅为时刻t2与时刻t4之间的期间Ti，消耗电流被抑制。接收了如上所述那样被激活的高电平(VDD)的使能信号EN的电子电路154能够参照达到了所需要的电压的基准电压VREF来稳定进行动作。并且，此状态下的使能信号输出电路152的消耗电流为零。另外，若从电子电路本文档来自技高网...

【技术保护点】
一种电压检测电路，具备：基准电压电流源，其生成基准电压和基准电流；开关元件，其在所述基准电压或者基于该基准电压而生成的电压比规定的阈值电压高时，从断开状态转变为接通状态；电流镜电路，其使相当于所述基准电流的电流流过接通状态的所述开关元件；电容元件，其被流过所述开关元件的电流充电；和输出电路，其将基于所述电容元件的端子电压而被激活的使能信号输出。

【技术特征摘要】
【国外来华专利技术】2012.02.28 JP 2012-0415371.一种电压检测电路，具备：基准电压电流源，其生成基准电压和基准电流；第1开关元件，其具有接收所述基准电压或者基于该基准电压而由电压输出电路生成的电压的第1栅极，在对所述第1栅极的施加电压比规定的第1阈值电压高时，从断开状态转变为接通状态，所述基准电压或者基于该基准电压而由电压输出电路生成的所述电压是不使用比较器而生成的；电流镜电路，其使相当于所述基准电流的电流流过接通状态的所述第1开关元件；电容元件，其与所述电流镜电路串联连接，被流过所述第1开关元件的电流充电；和输出电路，其将基于所述电容元件的端子电压而被激活的使能信号输出，所述使能信号表示所述基准电压达到了规定的电压。2.根据权利要求1所述的电压检测电路，其特征在于，所述第1开关元件是N沟道MOS晶体管。3.根据权利要求1所述的电压检测电路，其特征在于，还具备放电电路，该放电电路使存储在所述电容元件中的电荷放电。4.根据权利要求3所述的电压检测电路，其特征在于，所述放电电路具有相对于所述电容元件并联连接的P沟道MOS晶体管，所述P沟...

【专利技术属性】
技术研发人员：宫本信次，山根一郎，藤山博邦，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：日本;JP